为什么高级封装意味着更多的仿真

当我们将仿真视为我们验证计划的一部分时，我们大多数人可能会考虑通过各种场景来运行完整的芯片，包括在设计上运行软件。毕竟，这实际上是过去十年中仿真能够实现的目标，即使 ASIC 规模不断扩大。

但是在物理层面发生了一些变化，这些变化会影响在仿真中完成的硅前验证，这种验证通常集中在单个芯片上：先进的封装技术让工程师可以将多个芯片共同封装在一起，将它们作为一个单元呈现给客户。这可以让我们将内存等普通芯片与我们自己的定制芯片集成，或者让我们混合和匹配技术节点，以便每个芯片使用适合其内容的工艺，通过不过度使用最先进的技术来降低成本。

多芯片集成可以在两个层面发生，其完成方式会有所不同。多个裸片可以安装在中介层（通常是硅片）上，信号可以连接并重新路由到封装引脚。这称为 2.5D 集成，因为它介于封装单个芯片 （1D） 和完整的 3D 集成之间。

3D 集成涉及彼此堆叠的裸片，通过微凸块和硅通孔直接连接。如有必要，可以在一些裸片的背面实现重新路由信号。

从封装用户的角度来看，内部是一个还是多个芯片并不重要。它只需要工作。这成为一个验证目标：向您自己和您的客户证明，无论包裹内容如何排列，一切都按预期工作。

然后，这变成了模仿的工作。由于单个芯片很可能已经单独验证，因此这项工作在很大程度上变成了确保芯片间连接和通信正常工作的一项工作。多个裸片的设计文件可以组合成一个统一的设计，其中插入器或封装引脚充当层次结构的顶层。Veloce 仿真器足够大，可以容纳这些完整的多芯片设计。

互连模具标准

有几个基于联盟的（即非专有的）标准规定了紧密封装在一起的裸片之间的交互方式。使用哪一个取决于应用程序。对于单个裸片，不可能完全验证这些标准，因为每个裸片只会实现交互的一侧。因此，仿真工作的很大一部分将是确认标准实现在所有相互通信的裸片上都能正常工作。

GenZ是一种新的内存语义互连标准。它允许通过直接连接、交换结构或路由结构对其他芯片进行内存访问。访问内存的骰子会认为它正在访问本地内存。

CCIX是一种将一致性扩展到 CPU 之外的标准。其他内存和加速器可以包含在一致性计划中，这样软件就不需要明确地管理它。它基于 PCIe 构建，支持 25 GT/s 的带宽（T 是“传输”）。

OpenCAPI实际上是 GenZ 和 CCIX 的超集（尽管由不同的标准机构定义）。它基于 IBM 的相干加速器处理器接口 （CAPI）。它还与英特尔的 EMIB 协议竞争，这是一种专有的芯片互连方法。它仍在努力实现牵引力（EMIB 也是如此）。

ASICS Plus FPGA 和其他应用

另一个新兴的多芯片验证应用涉及将 ASIC 或 SoC 与 FPGA 配对。ASIC 代表一组功能的优化实现。好处是性能、功率和成本可以根据应用的需要进行定制。缺点是 ASIC 的设计、验证和构建既昂贵又耗时——而且一旦完成，就无需进行任何更改。

因此，如果您不确定几个选项中的哪一个可能最适合您的客户，那么在控制成本的同时将所有这些选项构建到芯片上变得很困难。在其他情况下，可能存在应用变化，大部分固定功能和更有限的电路需要配置和个性化。您甚至可以购买一个 ASIC，然后使用随附的芯片来添加您的“秘诀”，让您尽快进入市场。

这就是 FPGA 开始吸引人的地方。FPGA 无法以与 ASIC 相同的效率实现功能，但您可以灵活地试验不同的功能选项，与客户一起测试不同的版本，甚至在芯片部署到系统后执行现场更新。

随着设计成本持续上升而上市时间窗口缩小，这种 ASIC 或 SoC 与 FPGA 的配对看起来会成为一种更常见的选择。然而，鉴于这两个（或更多）芯片封装在一起，有必要验证组合对。

在另一个应用中，像 Nvidia 这样的处理器制造商正在考虑转向其 GPU 的多芯片实现。这将需要广泛的仿真，以确保多芯片对用户而言就像一个统一的图形处理器一样。

仿真是唯一可行的验证解决方案

单个封装中的多个裸片构成了一个非常大的设计；除了仿真之外，没有其他方法可以进行彻底的验证。这种设计充其量只能模拟繁琐，而且必要的测试数量意味着没有模拟就无法及时完成它们。类似地，仿真能够共同验证 ASIC 和配套 FPGA 设计，提供对它们交互的完整检查。Veloce 系列具有处理这些大型设计所需的尺寸和性能。

审核编辑：郭婷