Verilog的块语句
1. 块语句有两种，一种是 begin-end 语句， 通常用来标志（）执行的语句；一种是 fork-join 语句，通常用来标志（）执行的语句。
答案：顺序，并行
解析：
（1）begin_end顺序块，用于将多条语句组成顺序块，语句按顺序一条一条执行（除了带有内嵌延迟控制的非阻塞赋值语句），每条语句的延迟时间是相对于由上一条语句的仿真时间而言；
（2）fork-join并行块，块内语句同时执行。
2. 块语句，下面这段语句中，第 40 时刻上，A、B 的值各是多少？
reg A;reg B;initial beginforkbeginA = 1;#20 A = 0;#30A=1;#50 A = 0;endbeginB = 1;#20 B = 0;#30 B = 1;#50 B = 0;endjoinend
答案：A = 0，B = 0
解析：
块语句有两种，begin...end 和 fork...join，其中 fork...join 是并行块，begin...end 是顺序执行块，可以相互嵌套。
上面，两个 begin...end 之间是并行的，而各自 begin...end 内部是顺序执行，A 和 B 的赋值逻辑是一样的，所以要么都是 1，要么都是 0。
按照顺序执行，A 前 20 个时间单位是 1，然后持续 30 个时间单位的 0，所以 40 时刻是 0，同理 B 也是 0。
审核编辑 ：李倩
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
Verilog
+关注
关注
30文章
1370浏览量
114107
原文标题：Verilog 的块语句 fork...join 和 begin...end
文章出处：【微信号：zhuyandz，微信公众号：FPGA之家】欢迎添加关注！文章转载请注明出处。
发布评论请先 登录
相关推荐
热点推荐
使用NucleiStudio生成tb仿真需要的.verilog文件
打开仿真顶层文件tb_top.v，存放在ITCM模块里面的指令是通过readmemh函数读入.verilog文件实现的：
下面通过对NucleiStudio IDE进行设置，实现将c
发表于 11-05 07:07
基础篇3：掌握Python中的条件语句与循环
不同的条件执行不同的代码块。Python中的条件语句主要使用if、elif（else if的缩写）和else关键字。
if语句
最简单的条件语句是if
发表于 07-03 16:13
详解TIA Portal SCL编程语言中的IF语句
IF 语句是编程中最基本和最重要的控制结构之一，它的主要作用是根据条件决定程序的执行路径，IF 语句是编程中实现逻辑判断和决策的基础。
verilog模块的调用、任务和函数
在做模块划分时，通常会出现这种情形，某个大的模块中包含了一个或多个功能子模块，verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的.
FPGA Verilog HDL语法之编译预处理
的语句)。Verilog HDL编译系统通常先对这些特殊的命令进行“预处理”，然后将预处理的结果和源程序一起在进行通常的编译处理。
寻找verilog高手，有报酬
我采集了一块电路板正常工作时的数据，基于这些数据我想用EPM7128slc84-15(sys_clk:50Mhz)测试电路板，寻求一位verilog高手，有偿
发表于 03-08 16:31
Verilog中signed和$signed()的用法
1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法
浅谈Verilog和VHDL的区别
Verilog和VHDL是两种广泛使用的硬件描述语言（HDL），它们用于描述和模拟数字电路系统的行为和结构。这两种语言的主要作用是帮助工程师设计、仿真和验证集成电路（IC）和系统级芯片（SoC）中的硬件模块。
Verilog 电路仿真常见问题 Verilog 在芯片设计中的应用
在现代电子设计自动化（EDA）领域，Verilog作为一种硬件描述语言，已经成为数字电路设计和验证的标准工具。它允许设计师以高级抽象的方式定义电路的行为和结构，从而简化了从概念到硅片的整个设计流程
Verilog 与 ASIC 设计的关系 Verilog 代码优化技巧
Verilog与ASIC设计的关系 Verilog作为一种硬件描述语言（HDL），在ASIC设计中扮演着至关重要的角色。ASIC（Application Specific Integrated
Verilog 测试平台设计方法 Verilog FPGA开发指南
Verilog测试平台设计方法是Verilog FPGA开发中的重要环节，它用于验证Verilog设计的正确性和性能。以下是一个详细的Verilog测试平台设计方法及
Verilog与VHDL的比较 Verilog HDL编程技巧
Verilog 与 VHDL 比较 1. 语法和风格 Verilog ：Verilog 的语法更接近于 C 语言，对于有 C 语言背景的工程师来说，学习曲线较平缓。它支持结构化编程，代码更直观，易于
深入理解C语言：循环语句的应用与优化技巧
在程序设计中，我们常常需要重复执行某一段代码。为了提高效率和简化代码，循环语句应运而生。C语言作为一门经典的编程语言，提供了多种循环控制结构，帮助程序员高效地实现重复操作。掌握循环语句的使用，不仅
工商网监
评论