探讨 PLL 合成器相位调整及系统级校准算法

我们将探讨 PLL 合成器相位调整、多个子阵列的可扩展性以及系统级校准算法。

PLL 合成器相位调整

所选的 PLL 合成器 IC 已被选中，以允许将相对采样时钟相位调整注入每个数字化器 IC。热漂移以及由此产生的采样时钟和每个 IC 的 SYSREF 之间的 PLL 相位漂移，通过创建一个反馈机制来补偿，该机制确保每个数字化仪 IC 的第一个发送通道与第一个数字化仪 IC 的第一个发送通道相位对齐。为了实现这个反馈回路，每个 IC 的第一个发送通道输出一个信号，该信号将自己与其他发送通道区分开来，如图 1 所示。这四个信号被组合并发送到一个公共接收器，对于这个系统，它被标记为 Rx0 。

图 1. PLL 合成器相位调整功能允许每个数字化仪 IC 的第一个发送通道在子阵列上对齐。（来源：ADI）

获得所有接收通道的同时接收数据，然后允许用户应用互相关技术并确定这四个发送通道之间的复杂相位偏移 Φ TxOffset。PLL 合成器 IC 在其中包含一个压控振荡器 （VCO），该振荡器以频率ƒ VCO_PLL 运行。

测得的相位偏移 Φ TxOffset然后与所需的 PLL 相位调整 Φ PLL_Adj和 RF 频率ƒ载波相关，使得：

使用这个公式，PLL 合成器相位可以调整一个新的已知量，以在所有电源周期的所有数字化仪 IC 之间建立一个共同的发送基线，如图 2 所示。图 2 中显示的每个通道的空心圆圈对应于第一个电源循环，而所有其他实心点对应于随后的电源循环。从该图中可以看出，所有数字化仪 IC 的第一个（和第二个）信道化器的校准发射相位偏移都是相位对齐的。在这种情况下，每个数字化仪 IC 的第二个通道化器也是对齐的，因为系统中的每个 DAC 都使用了两个通道化器。

在前面部分讨论的 MCS 例程之前添加此 PLL 合成器相位调整步骤，从而通过强制系统具有相同的采样时钟-SYSREF 相位关系，在系统内的所有感应热梯度上创建确定性相位，这表现为发送所有数字化仪 IC 的对齐基线。

图 2. 通过调整 PLL 相位，用户可以对齐所有数字化仪 IC 的第一个发送通道。（来源：ADI）

图 3 显示可以通过每个 PLL 合成器芯片上的温度测量单元 （TMU） 检测到感应热梯度。从图 3 左下角的蓝色迹线可以看出，通过对系统施加不同的风扇气流，有意诱导整个平台的温度变化很大。然而，对每个 IC 使用 PLL 相位调整表明，无论施加到电路板上的气流如何，当强制每个数字化仪 IC 的第一个发送通道器与每个通道对齐时，每个接收和发送通道的校准 NCO 相位偏移都是确定性的。其他。这可以通过观察图 3 中顶部两个图上相同颜色的点的紧密簇来揭示，尽管在不同的功率循环期间施加到电路板的热梯度不同。

图 3. 与 PLL 相位调整功能结合使用的 MCS 功能演示了所有接收和发送通道的上电相位确定性，无论平台上感应的热梯度如何。（来源：ADI）

图 3 右下角显示的是轮询的数字化仪 IC 寄存器，它显示了在应用 PLL 合成器相位偏移后测得的 SYSREF-LEMC 相位关系。请注意，左下图的橙色迹线表明，PLL 合成器相位调整完全补偿了由不同感应热梯度引起的任何测量的非零 SYSREF 相位。

已经测量了许多频率，所有这些都表明了确定的接收和发射相位。为本文选择的特定频率如图 4 所示，其选择是为了在使用参考时钟或 LEMC 的非整数倍数时在许多感应热梯度上展示 MCS。

图 4. 选择本文中使用的 RF 频率来演示各种时钟源上的 MCS 功能，包括参考时钟和 LEMC 的非整数倍数。（来源：ADI）

对多个子阵列的可扩展性

本文中显示的数据主要关注子阵列级别的 MCS 性能，但还需要确保这些同步功能在更大的阵列级别和跨多个子阵列的情况下是可实现的。为了实现这种更高级别的同步，需要一个阵列级时钟树来确保 SYSREF 请求到第 1 部分中图 1 中所示的每个子阵列同步到达每个子阵列的时钟缓冲器 IC。然后，给定此标准，每个子阵列可以如前所述发出所需的 SYSREF 和 BBP 时钟，以便这些信号在更大阵列上的相同采样时钟周期内到达子阵列数字化仪 IC 和 BBP。这种阵列级时钟树要求分配给每个子阵列的时钟具有必要的延迟调整块，以实现向每个下游子阵列时钟芯片 IC 的同步 SYSREF 请求分配。以这种方式，连接到多个子阵列的多个 BBP 最终被同步。

系统级校准算法

虽然前面部分中显示的 MCS 算法确实为每个接收和发送通道提供了上电确定性相位，但由于通道之间的 RF 前端走线长度存在任何差异，这些相位不一定在 RF 域内的所有通道中相位对齐。 因此，虽然 MCS 算法确实简化了阵列校准过程，但仍然需要进行系统级校准程序来校准系统内每个 RF 通道的相位。

因此，除了执行 MCS 算法之外，还需要开发一种有效的系统级校准算法。本文的系统级校准方法利用特定的基带波形，完全独立，无需任何外部设备。本文中描述的系统能够将单独的基带波形注入平台上的每个信道器。利用这一功能，由每个发射信道器的一个周期脉冲组成的基带波形被注入子阵列，如图 5 的左下角所示。因此，每个发射信道器仅输出一个脉冲。然而，波形在所有发射信道器上是交错的，因此在整个系统中一次只输出一个单周期脉冲。

图 5. 系统级校准算法与 MCS 结合使用，以快速实现系统中所有接收和发送通道的对齐。（来源：ADI）

然后沿第一列（对应于 Rx0）垂直分析该数据以定位 Tx0 通道化器脉冲，如图 5 右下角的顶部子图所示。识别 Tx0 脉冲后，所有其他脉冲位置都是已知的计算每个脉冲上升沿的复相位并将其保存为一个 1×16 矢量，该矢量对应于整个系统中所有传输通道中存在的测量相位偏移。有了这些知识，并使用 Tx0 作为基线参考，所有发射通道的复杂相位都将根据测量的偏移量进行修改。

类似地，由于相同的组合信号被发送到所有接收通道，然后沿矩阵水平分析数据（查看所有接收通道）。然后相对于 Rx0 测量所有接收通道的复杂相位，并将其保存到与系统中存在的测量接收相位偏移相对应的 1×16 矢量。然后在整个子阵列中调整接收 NCO 复相位，以使所有通道相对于 Rx0 进行相位对齐，如图 6 中所有 16 个接收通道的同相 （I） 和正交相位 （Q） ADC 代码所示。可能会注意到，虽然图 6 中的图对所有通道进行了相位对齐，但它不一定对所有通道进行幅度对齐。然而，使用这些数字化仪 IC 上现在存在的片上有限脉冲响应 （FIR） 滤波器，

图 6. 16 通道接收 I&Q 相位对齐是在 MCS 和独立的系统级校准算法的帮助下实现的。（来源：ADI）

这种系统级校准算法目前在 MATLAB® 中实现，大约需要三秒钟才能完成。但是，如果以硬件描述语言 （HDL） 实现，则可以进一步减少此校准时间，同时保持完全独立的算法。此外，依靠 MCS 算法，如果系统频率和幅度在启动时已知，用户可以从查找表中加载相位偏移值，而无需进行此系统级校准方法中描述的测量。在这种情况下，系统级校准方法可用于填充在工厂校准期间保存到查找表中的相位偏移。

结论

使用四个 Analog Devices 的AD9081 MxFETM IC 作为子阵列的主干，已经证明了成功的 MCS 工艺。借助四个ADF4371 PLL 合成器内的相位调整模块来补偿整个平台的热梯度。一个HMC7043时钟 IC 用于分配 JESD204C 接口所需的 SYSREF 和 BBP 时钟。AD9081 中的 MCS 算法可简化系统级校准，并为系统中存在的多个频率和热梯度提供上电确定性相位。还提出了一种有效的系统级校准算法，用于在工厂校准期间填充 LUT，从而显着缩短系统启动时间。该平台如图 7 所示，称为 Quad-MxFE。该系统可从 ADI 公司购买。这项工作适用于任何相控阵雷达、电子战、仪器仪表或 5G 平台中存在的任何多通道系统

参考

1 德尔琼斯。“ JESD204C 入门：有哪些新内容和内容适合您——第 1 部分。” 模拟对话，卷。53，第 2 号，2019 年 6 月。

2 德尔琼斯。“ JESD204C 入门：有哪些新内容和内容适合您——第 2 部分。” 模拟对话，卷。53，第 3 号，2019 年 7 月。

Mike Jones是 ADI 公司的首席电气设计工程师，在北卡罗来纳州格林斯伯勒的航空航天和国防业务部门工作。他于 2016 年加入 ADI。从 2007 年到 2016 年，他在北卡罗来纳州威尔明顿的通用电气工作，担任微波光子设计工程师，专注于核工业的微波和光学解决方案。他于 2004 年获得北卡罗来纳州立大学的 BSEE 和 BSPE，并于 2006 年获得北卡罗来纳州立大学的 MSEE。可以通过 [e-mail] 与他联系。

Michael Hennerich于 2004 年加入 ADI。作为一名系统和应用设计工程师，他从事各种基于 DSP/FPGA 和嵌入式处理器的应用和参考设计。Michael 现在在德国慕尼黑的 System Development Group （SDG） 担任开源系统工程经理。在这个职位上，他领导 ADI 的设备驱动程序和内核开发团队，为各种混合信号 IC 产品和 HDL 接口内核开发设备驱动程序。他拥有硕士学位。计算机工程学位和Dipl.-Ing。（FH） 罗伊特林根大学电子和信息技术学位。可以通过 [e-mail] 与他联系。

Peter Delos是位于北卡罗来纳州格林斯伯勒的 ADI 公司航空航天和国防事业部的技术主管。他于 1990 年获得弗吉尼亚理工大学电气工程学士学位，并于 2004 年获得新泽西理工学院电气工程硕士学位。Peter 拥有超过 25 年的行业经验。他职业生涯的大部分时间都花在设计架构级、PWB 级和 IC 级的高级射频/模拟系统上。他目前专注于小型化用于相控阵应用的高性能接收器、波形发生器和合成器设计。可以通过 [e-mail] 与他联系。