pll频率合成器工作原理与pll频率合成器的原理图解释

pll频率合成器工作原理与pll频率合成器的原理图解释

我们要搞清楚pll频率合成器工作原理与pll频率合成器的原理图就要先搞清楚pll和频率合成器的概念。

频率合成器：将一个高稳定度和高精度的标准频率信号（经过加减乘除四则运算），产生同样高稳定度和高精度的大量离散频率的技术。根据频率合成原理所组成的设备或仪器称为频率合成器。

pll是锁相环 （phase locked loop），pll是一种用于锁定相位的环路。锁相环的控制量是信号的频率和相位。它是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，最终呈现出动态平衡。

锁相环包括了三个部分：鉴相器（PD）、低通滤波器（LPF）、压控晶体振荡器（VCO）

外部输入的参考信号Vin与反馈回路的输出信号Vout通过鉴相器进行比较，鉴相器输出相位差信号，通过低通滤波器滤除信号中的高频部分，再将信号给到压控晶振，通过压控晶振输出一个稳定的与给定参考信号相同频率和相位的输出，实现输出信号频率对输入信号频率的自动跟踪。

pll频率合成器工作原理

pll频率合成器工作原理就是通过在锁相环的参考输入部分与反馈部分增加一个分频器，实现频率合成功能，进而可以输出稳定的合成频率。

锁相频率合成器是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器，合成许多离散频率。即将某一基准频率经过锁相环（PLL）的作用，产生需要的频率。

PLL（Phase-Locked Loop，锁相环）频率合成器是一种常用的电路，可以将一个参考信号的频率锁定到所需的输出频率。

PLL频率合成器的工作原理如下：

参考信号输入：将参考信号（例如晶振产生的稳定信号）输入PLL电路中的相位检测器（Phase Detector，PD）中。

相位比较：将参考信号与频率可调的参考分频器输出的信号进行相位比较。相位比较器会将两个信号的相位差转化为一个宽度与相位差成正比的脉冲信号。

滤波器：将相位比较器输出的脉冲信号通过一个低通滤波器进行滤波，得到一个直流电压作为控制电压。

控制电压输出：将滤波后的直流电压作为控制电压输入到VCO（Voltage Controlled Oscillator，电压控制振荡器）中，控制VCO的频率输出。

输出信号调节：将VCO的输出信号经过分频器分频后得到所需的输出频率。如果输出频率与参考信号不匹配，则相位检测器将继续产生控制电压，以调节VCO的频率，直到输出频率与所需频率相等为止。

PLL频率合成器的工作原理类似于一个反馈控制系统，它能够将参考信号的频率与相位锁定到所需的输出频率，并具有高精度、稳定性和可调性等特点。PLL频率合成器广泛应用于电子设备中，例如通信系统、广播电视系统、雷达系统、音频设备、计算机等。

PLL一般由频率基准、相位检波器、电荷泵、环路滤波器和压控振荡器组成，而且一般基于pll的频率合成器会增加两个分频器，一个用于降低基准频率，一个用于对压控振荡器（VCO）进行分频。

锁相环（PLL）电路是由压控振荡器（VCO）和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL。

PLL典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。

锁相环（PLL）电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振（LO），以及矢量网络分析仪（VNA）中的超快开关频率合成器。

pll频率合成器的原理图

如下图所示，PLL频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。可变分频器对压控振荡器的输出信号进行分频，分频之后返回到相位比较器输入端与参考信号进行比较。当环路处于锁定时，有f1=f2，因为f1=fr/M，f2=f0/N，所以有f0=Nfr/M.只要改变可变分频器的分频系数N，就可以输出不同频率的信号。

PLL（Phase Locked Loop）频率合成器是一种电路，它可以通过将输入信号的频率锁定到参考信号的频率来生成一个稳定的输出信号。它通常由三个主要组件组成：相位检测器（Phase Detector）、锁相环滤波器（Loop Filter）和振荡器（Voltage-Controlled Oscillator，VCO）。

首先，参考信号和输入信号都被送入相位检测器，该检测器比较这两个信号的相位差异，并输出一个与相位差异成正比的电压信号。

这个电压信号接着被送入锁相环滤波器，它将这个电压信号进行滤波和放大处理，并将输出信号发送给振荡器。

振荡器的频率是由它的控制电压来控制的，因此它会调整自己的频率，使得输出频率与输入信号的频率相同。

这个过程是通过反馈回路来实现的，振荡器的输出信号被重新输入到相位检测器中，与参考信号进行比较，不断地调整电压信号，直到输出信号的频率与参考信号的频率相匹配为止。

pll频率合成器设计框图解析

锁相频率合成器是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器，合成许多离散频率。即将某一基准频率经过锁相环（PLL）的作用，产生需要的频率。

晶体振荡器的频率fi经M固定分频后得到步进参考频率fREF，fREF信号作为鉴相器的基准与N分频器的输出进行比较，鉴相器的输出Ud正比于两路输入信号的相位差，Ud经环路滤波器得到一个平均电压Uc，Uc控制压控振荡器（VCO）频率f0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。锁定后的频率为fi /M = f0 /N = fREF即f0 =（N/M）fi = N fREF。当预置分频数N变化时，输出信号频率f0跟随着发生变化。

频率合成器的主要指标

1.输出频率范围：频率范围是指频率合成器输出最低频率和输出最高频率之间的变化范围，包括中心频率和带宽两个方面的含义。

2.调制性能：调制性能是指频率合成器的输出是否具有调幅（AM）、调频（FM）和调相（PM）等功能。

3.频率转换时间：频率转换时间是指输出频率由一个频率转换到另一个频率的时间。

4.频率间隔：频率间隔是指两个输出频率的最小间隔，也称频率分辨率。不同用途的频率合成器，对频率间隔的要求是不同的，小到几赫兹，大到兆赫量级。

5.频率稳定度：频率稳定度指在规定的时间间隔内，频率合成器输出频率偏离标定值的数值，分为长期、短期和瞬间等3种稳定度。

6.频谱纯度：频谱纯度以杂散分量和相位噪声来衡量，杂散又称寄生信号，分为谐波分量和非谐波分量两种，主要由频率合成过程中的非线性失真产生;相位噪声是衡量输出信号相位抖动大小的参数。

PLL频率合成器选型有哪些关键性能参数

相位噪声

对于给定功率水平的载波频率，频率合成器的相位噪声为载波功率与规定频率偏移（对于频率合成器通常为1KHz）处1-Hz带宽上的功率之比。带内（或近载波）相位噪声主要取决于频率合成器，单位为dBc/Hz;VCO噪声贡献在闭环中被高通滤波滤除。

参考杂散

是内部计数器和以PFD频率工作的电荷泵所产生的在离散偏移频率上出现的频率成为。电荷泵产生的不匹配高低电流、电荷泵泄露以及电源去耦不充分均会增加这种杂散。杂散音会混合在所需信号之上，降低接收机的灵敏度。

锁定时间

PLL的锁定时间是指它从一个指定频率跳跃到给定频率公差内的另一个指定频率所需的时间。跳跃大小一般由PLL在所分配的频带内工作时必须完成的最大跳跃决定。GSM-900的步进大小为45MHz，GSM-1800的步进大小为95MHz。要求的频率公差分别为90Hz和180Hz。PLL必须在不到1.5个时隙内完成所需的频率步进，每个时隙为577μs。

频率合成器的作用

频率合成器是给微波扫频信号提供一定分辨力的频率参考信号，并对微波信号输出频率进行逐点锁定，以得到高准确度和稳定度的扫频输出信号。

根据不同工作原理，频率合成器合成形式分为：直接频率合成法、锁相频率合成法、直接数字频率合成法。

案例解读

1，集成锁相环CD4046电路解读

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V~8V），输入阻抗高（约100M Ω），动态功耗小，在中心频率f0为10kHz下，功耗仅为600μW，属微功耗器件。在电源电压VDD=15V时最高频率可达1.2MHz，常用在中、低频段。CD4046内部集成了相位比较器1、相位比较器2、压控振荡器以及线性放大器、源跟随器、整形电路等。各引脚功能如下：

1脚是相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚是相位比较器I的输出端。3脚是比较信号输入端。4脚是压控振荡器输出端。5脚是禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚是外接振荡电容端。8、16脚是电源的负端和正端。9脚是压控振荡器的控制端。10脚是解调输出端，用于FM解调。11、12脚是外接振荡电阻。13脚是相位比较器2的输出端。14脚是信号输入端。15脚是内部独立的齐纳稳压管负极。图5是CD4046内部结构图，图6是外围电路连线图。

相位比较器1采用异或门结构，使用时要求输入信号占空比为50%.当两路输入信号的高低电平相异时，输出信号为高电平，反之，输出信号为低电平。相位比较器1的捕捉能力和滤波器有关，选择合适的滤波器可以得到较宽的捕捉范围。相位比较器2由一个信号的上升沿控制，它对输入信号的占空比要求不高，允许输入非对称波形，具有很宽的捕捉范围。相位比较器2的输出和两路输入信号的频率高低有关，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”，反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器2输出的为正脉冲，当相位超前时则输出为负脉冲。而当两个输入脉冲的频率和相位均相同时，相位比较器2的输出为高阻态。压控振荡器需要外接电阻R1、R2和电容C1.R1、C1是充放电元件，电阻R2起频率补偿作用。VCO的振荡频率不仅和R1、R以及C1的取值有关，还和电源电压有关，电源电压越高振荡频率越高。

2.基于ADF4150HV锁相环（PLL）的频率合成器设计

图1所示为基于PLL的频率合成器框图。VCO生成输出信号。通过PLL将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相器前通过分频器提供可调的VCO分频比。

图1. 锁相环框图。

VCO包含可调的调谐元件，例如电容随输入电压改变的变容二极管。因此，PLL电路可以算一种VCO反馈控制系统。VCO所需的输入或控制电压通常高于提给PLL电路的电源电压。电源电压一般为3.3 V或5 V，而VCO根据频率需求可能需要高于20 V的电压。要生成范围更广泛的频率，可以使用具备更广泛调谐范围的VCO。图2显示了支持千兆赫范围VCO的简单电路示例。

图2. 用于ADF4150HV的高压电荷泵电源简化电路。

AVCO可以使用Synergy Microwave Corporation的DCYS100200-12。该产品在 28 V （VTUNE）时产生2 GHz频率，如图3所示。

图3. DCYS100200-12的控制电压与频率关系曲线。

生成高控制电压，有几种可行方案。其一是使用有源环路滤波器，该滤波器基本是由高速放大器和低通滤波器构成，可以将来自鉴相器（CPOUT）的输出脉冲转化为干净的直流电压。或者，可以使用带集成电荷泵的PLL频率合成器，例如ADI的 ADF4150HV该器件不需要额外的有源环路滤波器。虽然这两种解决方案都需要高压电源，但是使用ADF4150HV可以减少所需的组件数量。也可以避免有源滤波放大器导致的失真和相位噪声。此外，ADF4150HV允许实现小数N或整数N锁相环频率合成器。最终VCO的频率可以进行1、2、4、8或16分频，使得输出频率最低可达到31.25 MHz。

ADF4150HV的集成电荷泵所需的高电压可以使用直流-直流升压转换器ADP1613生成，且不降低PLL性能。ADP1613是一款集成功率晶体管的高效开关稳压器，可以轻松实现最高20V的输出电压。也可以使用额外的外部组件实现更高的输出电压，尤其是通过外部功率晶体管实现。ADP1613的开关频率可在650 kHz至1.3 MHz范围内调节。这样可以实现更出色的瞬态响应和简单的噪声过滤。一般而言，推荐选择高于1 MHz的开关频率，以便通过PLL环路滤波器降低开关噪声。

采用ADF4150HV的锁相环频率合成器电路通过使用集成的RF分频器，提供超宽带PLL功能。工作频率范围为62.5 MHz至2 Ghz。通过采用相同的PLL硬件设计，可以为系统中的多个不同的硬件平台生成不同的频率。但是，如果要求一项设计适用于不同的VCO类型，则需要在设计中集成相应的环路滤波器。这样才能确保锁相环可靠运行。为了实现相对较宽的输出频率调节范围，以及相关的更高输出功率，ADF4150HV的每个RF输出也需要采用小型滤波器。将27 nH电感和50 Ω电阻并联，可以有效调节高达3 GHz的频率。该电阻提供定义上的输出阻抗较低的电感将导致频段扩展到较低的范围。

如今，也可提供适用于更大频率范围（即适用于PLL、滤波器和VCO）的一体化集成解决方案，但是，由于不同组件之间的距离过近，可能导致无用耦合。分立式设计和由此实现的物理分隔可以充分降低这种风险。

写在最后的福利：

再来给大家分享一份ADI的锁相环(PLL)基本原理资料：本文参考ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路性能参数。

基本配置：时钟净化电路

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较，如图1所示。图2中有一个在频域中工作的负反馈控制环路。当比较结果处于稳态，即输出频率和相位与误差检测器的输入频率和相位匹配时，我们说PLL被锁定。就本文而言，我们仅考虑ADI公司ADF4xxx系列PLL所实现的经典数字PLL架构。

该电路的第一个基本元件是鉴频鉴相器(PFD)。PFD将输入到REFIN的频率和相位与反馈到RFIN的频率和相位进行比较。ADF4002是一 款可配置为独立PFD（反馈分频器N = 1）的PLL。因此，它可以与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用，以净化高噪声REFIN时钟。

图1. PLL基本配置 图2. PLL基本配置

鉴频鉴相器

图3. 鉴频鉴相器

图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反馈信号进行比较。它使用两个D型触发器和一个延迟元件。一路Q输出使能正电流源，另一路Q输出使能负电流源。这些电流源就是所谓电荷泵。有关PFD操作的更多详细信息，请参阅"用于高频接收器 和发射器的锁相环"。

使用这种架构，下面+IN端的输入频率高于-IN端（图4），电荷泵输出会推高电流，其在PLL低通滤波器中积分后，会使VCO调谐电压上升。这样，-IN频率将随着VCO频率的提高而提高，两个PFD输入最终会收敛或锁定到相同频率（图5）。如果-IN频率高于+IN频率，则发生相反的情况。

图4. PFD错相和频率失锁

图5. 鉴频鉴相器、频率和锁相

回到原先需要净化的高噪声时钟例子，时钟、自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。

图6. 参考噪声

图7. 自由运行VCXO

图8. 总PLL噪声

从所示的ADIsimPLL曲线中可以看出，REFIN的高相位噪声（图6）由低通滤波器滤除。由PLL的参考和PFD电路贡献的所有带内噪声都被低通滤波器滤除，只在环路带宽外（图8）留下低得多的VCXO噪声（图7）。当输出频率等于输入频率时，PLL配置最简单。这种PLL称为时钟净化PLL。对于此类时钟净化应用，建议使用窄带宽(<1kHz)低通滤波器。

高频整数N分频架构

为了产生一系列更高频率，应使用VCO，其调谐范围比VCXO更宽。这常用于跳频或扩频跳频(FHSS)应用中。在这种PLL中，输出是参考频率的很多倍。压控振荡器含有可变调谐元件，例如变容二极管，其电容随输入电压而改变，形成一个可调谐振电路，从而可以产生一系列频率（图9）。PLL可以被认为是该VCO的控制系统。

反馈分频器用于将VCO频率分频为PFD频率，从而允许PLL生成PFD频率倍数的输出频率。分频器也可以用在参考路径中，这样就可以使用比PFD频率更高的参考频率。ADI公司的ADF4108就是这样的PLL。PLL计数器是电路中要考虑的第二个基本元件。

图9. 压控振荡器

PLL的关键性能参数是相位噪声、频率合成过程中的多余副产物或杂散频率（简称杂散）。对于整数N PLL分频，杂散频率由PFD频率产生。来自电荷泵的漏电流会调制VCO的调谐端口。低通滤波器可减轻这种影响，而且带宽越窄，对杂散频率的滤波越强。理想单音信号没有噪声或额外杂散频率（图10），但在实际应用中，相位噪声像裙摆一样出现在载波边缘，如图11所示。单边带相位噪声是指在距离载波的指定频率偏移处，1 Hz带宽内相对于载波的噪声功率。

图10. 理想LO频谱

图11. 单边带相位噪声

整数N和小数N分频器

在窄带应用中，通道间隔很窄（通常<5MHz），反馈计数器N很高。通过使用双模P/P + 1预分频器，如图12所示，可以利用一个小电路获得高N值，并且N值可以利用公式N = PB + A来计算；以8/9预分频器和90的N值为例，计算可得B值为11，A值为2。对于A或2个周期，双模预分频器将进行9分频。对于剩余的(B-A)或9个周期，它将进行8分频，如表1所示。预分频器一般利用较高频率电路技术设计，例如双极性射极耦合逻辑(ECL)电路，而A和B计数器可以接受这种较低频率的预分频器输出，它们可以利用低速CMOS电路制造，以减少电路面积和功耗。像ADF4002这样的低频净化PLL省去了预分频器。

图12. 具有双模N计数器的PLL

表1. 双模预分频器操作

N Value	P/P + 1	B Value	A Value
90	9	11	2
81	9	10	1
72	8	9	0
64	8	8	0
56	8	7	0
48	8	6	0
40	8	5	0
32	8	4	0
24	8	3	0
16	8	2	0
8	8	1	0
0	8	0	0

带内（PLL环路滤波器带宽内）相位噪声受N值直接影响，带内噪声增幅为20log(N)。因此，对于N值很高的窄带应用，带内噪声主要由高N值决定。利用小数N分频合成器（例如ADF4159或HMC704），可以实现N值低得多但仍有精细分辨率的系统。这样一来，带内相位噪声可以大大降低。图13至图16说明了其实现原理。在这些示例中，使用两个PLL来生成适合于5G系统本振(LO)的7.4 GHz至7.6 GHz频率，通道分辨率为1 MHz。ADF4108以整数N分频配置使用（图13），HMC704以小数N分频配置使用。HMC704（图14）可以使用50 MHz PFD频率，这会降低N值，从而降低带内噪声，同时仍然支持1 MHz（或更小）的频率步长——可注意到性能改善15 dB（在8 kHz偏移频率处）（图15与图16对比）。但是，ADF4108必须使用1 MHz PFD才能实现相同的分辨率。

对于小数N分频PLL务必要小心，确保杂散不会降低系统性能。对于HMC704之类的PLL，整数边界杂散（当N值的小数部分接近0或1时产生，例如147.98或148.02非常接近整数值148）最需要关注。解决措施是对VCO输出到RF输入进行缓冲，以及/或者做精心的规划频率，改变REFIN以避免易发生问题的频率。

图13. 整数N分频PLL

图14. 小数N分频PLL

图15. 整数N分频PLL带内相位噪声

图16. 小数N分频PLL带内相位噪声

对于大多数PLL，带内噪声高度依赖于N值，也取决于PFD频率。从带内相位噪声测量结果的平坦部分减去20log(N)和10log(FPFD)得到品质因数(FOM)。选择PLL的常用指标是比较FOM。影响带内噪声的另一个因素是1/f噪声，它取决于器件的输出频率。FOM贡献和1/f噪声，再加上参考噪声，决定了PLL系统的带内噪声。

用于5G通信的窄带LO

对于通信系统，从PLL角度来看，主要规格有误差矢量幅度(EVM)和VCO阻塞。EVM在范围上与积分相位噪声类似，考虑的是一系列偏移上的噪声贡献。对于前面列出的5G系统，积分限非常宽，从1 kHz开始持续到100 MHz。EVM可被认为是理想调制信号相对于理想点的性能降幅百分比（图17）。类似地，积分相位噪声将相对于载波的不同偏移处的噪声功率进行积分，表示通过配置可以计算EVM、积分相位噪声、均方根相位误差和抖动。现代信号源分析仪也会包含这些数值（图18），只需按一下按钮即可得到。随着调制方案中密度的增加，EVM变得非常重要。对于16-QAM，根据ETSI规范3GPP TS 36.104，EVM最低要求为12.5%。对于64-QAM，该要求为8%。然而，由于EVM包括各种其他非理想参数（功率放大器失真和不需要的混频产物引起），因此积分噪声通常有单独的定义（以dBc为单位）。

图17. 相位误差可视化

图18. 信号源分析仪图

VCO阻塞规范在需要考虑强发射存在的蜂窝系统中非常重要。如果接收器信号很弱，并且VCO噪声太高，那么附近的发射器信号可能会向下混频，淹没目标信号（图19）。图19演示了如果接收器VCO噪声很高，附近的发射器（相距800 kHz）以-25 dBm功率发射时，如何淹没-101 dBm的目标信号。这些规范构成无线通信标准的一部分。阻塞规范直接影响VCO的性能要求。

图19. VCO噪声阻塞

压控振荡器(VCO)

我们的电路中需要考虑的下一个PLL电路元件是压控振荡器。对于VCO，相位噪声、频率覆盖范围和功耗之间的权衡十分重要。振荡器的品质因数(Q)越高，VCO相位噪声越低。然而，较高Q电路的频率范围比较窄。提高电源电压也会降低相位噪声。在ADI公司的VCO系列中，HMC507的覆盖范围为6650 MHz至7650 MHz，100 kHz时的VCO噪声约为-115 dBc/Hz。相比之下，HMC586覆盖了从4000 MHz 到8000 MHz的全部倍频程，但相位噪声较高，为-100 dBc/Hz。为使这种VCO的相位噪声最小，一种策略是提高VCO调谐电压VTUNE的范围（可达20 V或更高）。这会增加PLL电路的复杂性，因为大多数PLL电荷泵只能调谐到5 V，所以利用一个由运算放大器组成的有源滤波器来提高PLL电路的调谐电压。

多频段集成PLL和VCO

另一种扩大频率覆盖范围而不恶化VCO相位噪声性能的策略是使用多频段VCO，其中重叠的频率范围用于覆盖一个倍频程的频率范围，较低频率可以利用VCO输出端的分频器产生。ADF4356就是这种器件，它使用四个主VCO内核，每个内核有256个重叠频率范围。该器件使用内部参考和反馈分频器来选择合适的VCO频段，此过程被称为VCO频段选择或自动校准。

多频段VCO的宽调谐范围使其适用于宽带仪器，可产生范围广泛的频率。此外，39位小数N分辨率使其成为精密频率应用的理想选择。在矢量网络分析仪等仪器中，超快开关速度至关重要。这可以通过使用非常宽的低通滤波器带宽来实现，它能非常快地调谐到最终频率。在这些应用中，通过使用查找表（针对每个频率直接写入频率值）可以绕过自动频率校准程序，也可以使用真正的单核宽带VCO，如HMC733，其复杂性更低。

对于锁相环电路，低通滤波器的带宽对系统建立时间有直接影响。低通滤波器是我们电路中的最后一个元件。如果建立时间至关重要，应将环路带宽增加到允许的最大带宽，以实现稳定锁定并满足相位噪声和杂散频率目标。通信链路中的窄带要求意味着使用HMC507时，为使积分噪声最小（30 kHz至100 MHz之间），低通滤波器的最佳带宽约为207 kHz（图20）。这会贡献大约-51 dBc的积分噪声，可在大约51μs内实现频率锁定，误差范围为1 kHz（图22）。

相比之下，宽带HMC586（覆盖4 GHz至8 GHz）以更接近300 kHz带宽的更宽带宽实现最佳均方根相位噪声（图21），积分噪声为-44 dBc。但是，它在不到27μs的时间内实现相同精度的频率锁定（图23）。正确的器件选择和周围电路设计对于实现应用的最佳结果至关重要。

图20. 相位噪声HMC704加HMC507

图21. 相位噪声HMC704加HMC586

图22. 频率建立：HMC704加HMC507

图23. HMC704加HMC586

低抖动时钟

对于高速数模转换器(DAC)和高速模数转换器(ADC)，干净的低抖动采样时钟是必不可少的构建模块。为使带内噪声最小，应选择较低的N值；但为使杂散噪声最小，最好选择整数N值。时钟往往是固定频率，因此可以选择频率以确保REFIN频率恰好是输入频率的整数倍。这样可以保证PLL带内噪声最低。选择VCO（无论集成与否）时，须确保其噪声对应用而言足够低，尤其要注意宽带噪声。然后需要精心放置低通滤波器，以确保带内PLL噪声与VCO噪声相交——这样可确保均方根抖动最低。相位裕度为60°的低通滤波器可确保滤波器峰值最低，从而较大限度地减少抖动。这样的话，低抖动时钟就落在本文讨论的第一个电路的时钟净化应用和所讨论的最后一个电路的快速开关能力之间。

对于时钟电路，时钟的均方根抖动是关键性能参数。这可以利用ADIsimPLL估算，或使用信号源分析仪测量。对于像ADF5356这样的 高性能PLL器件，相对较宽的低通滤波器带宽(132 kHz)，配合WenxelOCXO之类的超低REFIN源，允许用户设计均方根抖动低于90 fs的时钟（图26）。操纵PLL环路滤波器带宽(LBW)的位置表明，如果降低太多，VCO噪声在偏移较小时（图24）将开始占主导地位，带内PLL噪声实际上会降低，而如果提高太多的话，带内噪声在偏移处占主导地位，VCO噪声则显著降低（图25）。

图24. LBW = 10 kHz，331 fs抖动

图25. LBW = 500 kHz，111 fs抖动

图26. LBW = 132 kHz，83 fs抖动