HBM3万事俱备，只欠标准定稿

从PC时代走向移动与AI时代，芯片的架构也从以CPU为中心走向了以数据为中心。AI带来的考验不仅包括芯片算力，也包括内存带宽。纵使DDR和GDDR速率较高，在不少AI算法和神经网络上，却屡屡遇上内存带宽上的限制，主打大带宽的HBM也就顺势成了数据中心、HPC等高性能芯片中首选的DRAM方案。

当下JEDEC还没有给出HBM3标准的最终定稿，但参与了标准制定工作的IP厂商们已经纷纷做好了准备工作。不久前，Rambus就率先公布了支持HBM3的内存子系统，近日，新思科技也公布了业界首个完整HBM3 IP与验证方案。

IP厂商先行

早在今年初，SK海力士就对HBM3内存产品的性能给出了前瞻，称其带宽大于665 GB/s，I/O速度大于5.2Gbps，不过这只是一个过渡的性能。同在今年，IP厂商公布的数据进一步拉高了上限。比如Rambus公布HBM3内存子系统中，I/O速度高达8.4Gbps，内存带宽最高可至1.075TB/s。

今年6月，台湾创意电子发布了基于台积电CoWoS技术的AI/HPC/网络平台，搭载了的HBM3控制器与PHY IP，I/O速度最高达到7.2Gbps。创意电子还在申请一项中介层布线专利，支持任何角度的锯齿形布线，可将HBM3 IP拆分至两个SoC上使用。

新思科技公布的完整HBM3 IP方案为2.5D多晶片封装系统提供了控制器、PHY和验证IP，称设计者可在SoC中用到低功耗更大带宽的内存。新思的DesignWare HBM3控制器与PHY IP基于经芯片验证过的HBM2E IP打造，而HBM3 PHY IP基于5nm制程打造，每个引脚的速率可达7200 Mbps，内存带宽最高可提升至921GB/s。

封装加成

以上还只是单层HBM的数据，通过2.5D封装堆叠2层或者4层后，内存带宽也将成倍突破。以英伟达的A100加速器为例，英伟达首发的80GB版本采用了4层HBM2达到了1.6TB/s的带宽，之后推出了5层HBM2E的版本，进一步将带宽提高至2TB/s。而这样的带宽表现，只需2层HBM3即可实现，四五层的配置更是远超市面上已有的内存规格。

此外，逻辑+HBM的方法已经不新鲜了，已经有不少GPU和服务器芯片都采用了类似的设计。然而随着晶圆厂不断在2.5D封装技术上发力，单个芯片上HBM的数量也在增加。比如上文中提到的台积电CoWoS技术，可在SoC芯片中集成4个以上的HBM，英伟达的P100就集成了4个HBM2，而NEC的Sx-Aurora向量处理器则集成了6个HBM2。

三星也在开发下一代的I-Cube 2.5D封装技术，除了支持集成4到6个HBM以外，也在开发两个逻辑晶片+8个HBM的I-Cube 8方案。类似的2.5D封装技术还有英特尔的EMIB，但不过HBM主要用于其Agilex FPGA。

结语

目前美光、三星、SK海力士等内存厂商都已经在纷纷跟进这一新的DRAM标准，SoC设计厂商Socionext与新思合作，在其多晶片的设计中引入HBM3，除了必定支持的x86架构外，Arm的Neoverse N2平台也已计划了对HBM3的支持，SiFive的RISC-V SoC也加入了HBM3 IP。但即便JEDEC没有“卡壳”，在年末的关头发布了HBM3正式标准，我们也可能要等到2022年下半年才能见到HBM3相关产品的面世。

大家都已经在不少高性能芯片上见到了HBM2/2E的身影，尤其是数据中心应用，比如英伟达的Tesla P100/V100、AMD的Radeon Instinct MI25、英特尔的Nervana神经网络处理器以及谷歌的TPU v2等等。

消费级应用却似乎正在与HBM渐行渐远，过去还有AMD的Radeon RxVega64/Vega 56以及英特尔的KabyLake-G这样利用了HBM的图形产品，再高一级也有英伟达的Quaddro GP100/GV100和AMD的Radeon Pro WX这样的专业绘图GPU。

如今这些产品都用回了GDDR DRAM，毕竟消费级应用目前尚未出现带宽瓶颈，速率和成本反倒才是芯片制造商最看重的，而HBM3在优点上提及了更大带宽更高的功效，却并没有降低成本。