0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

【ZYNQ Ultrascale+ MPSOC FPGA教程】第四章PL的LED实验

FPGA技术专栏 来源:芯驿电子科技 作者:芯驿电子科技 2021-01-21 13:28 次阅读

原创声明:

本原创教程由芯驿电子科技(上海)有限公司(ALINX)创作,版权归本公司所有,如需转载,需授权并注明出处。

适用于板卡型号:

AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG

实验Vivado工程为“led”。

对于ZYNQ来说PL(FPGA)开发是至关重要的,这也是ZYNQ比其他ARM的有优势的地方,可以定制化很多ARM端的外设,在定制ARM端的外设之前先让我们通过一个LED例程来熟悉PL(FPGA)的开发流程,熟悉Vivado软件的基本操作,这个开发流程和不带ARM的FPGA芯片完全一致。

在本例程中,我们要做的是LED灯控制实验,每秒钟控制开发板上的LED灯翻转一次,实现亮、灭、亮、灭的控制。会控制LED灯,其它外设也慢慢就会了。

1. LED硬件介绍

1.1 开发板的PL部分连接了4个红色的用户LED灯。这1个灯完全由PL控制。如果PL_LED1为高电平,灯则会灭,否则会亮。

o4YBAGAJEOiAbaXgAACvM36P_7A213.jpg

1.2 我们可以根据原理图的连线关系确定LED和PL管脚的绑定关系。

pIYBAGAJEOiANv_4AACp6QG2OL4909.jpg

1.3 原理图中以PS_MIO开头的IO都是PS端IO,不需要绑定,也不能用于PL端的引脚绑定

o4YBAGAJEOmAF9WkAADXQcvzluU836.jpg

2. 创建Vivado工程

2.1 启动Vivado,在Windows中可以通过双击Vivado快捷方式启动

2.2 在Vivado开发环境里点击“Create New Project”,创建一个新的工程。

o4YBAGAJEOqAJETVAACCcM9vNHE224.jpg

2.3 弹出一个建立新工程的向导,点击“Next”

pIYBAGAJEOuALjBFAABfI7iqKKw311.jpg

2.4 在弹出的对话框中输入工程名和工程存放的目录,我们这里取一个led的工程名。需要注意工程路径“Project location”不能有中文空格,路径名称也不能太长。

o4YBAGAJEOuAAJkZAABJoezcM7s290.jpg

2.5 在工程类型中选择“RTL Project”

pIYBAGAJEOuAHsBsAAB97r5tXP8649.jpg

2.6 目标语言“Target language”选择“Verilog”,虽然选择Verilog,但VHDL也可以使用,支持多语言混合编程

o4YBAGAJEOyALMHAAABlcr3t908612.jpg

2.7 点击“Next”,不添加任何文件

pIYBAGAJEOyAK46YAABGTpC24Jo486.jpg

2.8 在“Part”选项中,器件家族“Family”选择“Zynq UltraScale+ MPSoCs”,封装类型“Package”选择“sfvc784”,Speed选择”-1”,Temperature选择“I”减少选择范围。在下拉列表中选择“xczu2cg-sfvc784-1-i”,“-1”表示速率等级,数字越大,性能越好,速率高的芯片向下兼容速率低的芯片。

o4YBAGAJEO2AaVLpAACduRBj9sU169.jpg

2.9 点击“Finish”就可以完成以后名为“led”工程的创建。

pIYBAGAJEO2ATo4EAACAASzkxhA461.jpg

2.10 Vivado软件界面

o4YBAGAJEO6AdhjnAAC9Oods0s4729.jpg

3. 创建Verilog HDL文件点亮LED

3.1 点击Project Manager下的Add Sources图标(或者使用快捷键Alt+A)

pIYBAGAJEO6AZqsqAACI_BUL33s926.jpg

3.2 选择添加或创建设计源文件“Add or create design sources”,点击“Next”

o4YBAGAJEO-ADefQAACo27wyujs102.jpg

3.3 选择创建文件“Create File”

pIYBAGAJEO-AMVaIAACg5oahAHY405.jpg

3.4 文件名“File name”设置为“led”,点击“OK”

o4YBAGAJEO-ABOVtAACZClOPpWg209.jpg

3.5 点击“Finish”,完成“led.v”文件添加

pIYBAGAJEPCAWxXPAACka-Fvw68994.jpg

3.6 在弹出的模块定义“Define Module”,中可以指定“led.v”文件的模块名称“Module name”,这里默认不变为“led”,还可以指定一些端口,这里暂时不指定,点击“OK”。

o4YBAGAJEPCAaj7ZAAB_fw97Sp8693.jpg

3.7 在弹出的对话框中选择“Yes”

pIYBAGAJEPCAOEGxAACnStxWuQI245.jpg

3.8 双击“led.v”可以打开文件,然后编辑

o4YBAGAJEPGAYfb2AACStwyKkug774.jpg

3.9 编写“led.v”,这里定义了一个32位的寄存器timer, 用于循环计数0~24999999(1秒钟), 计数到24999999(1秒)的时候, 寄存器timer变为0,并翻转四个LED。这样原来LED是灭的话,就会点亮,如果原来LED为亮的话,就会熄灭。编写好后的代码如下:

moduleled(inputsys_clk,inputrst_n,outputreg[3:0]led);reg[31:0]timer_cnt;always@(posedgesys_clkornegedgerst_n)beginif(!rst_n)begin
led<=4'd0;
        timer_cnt <=32'd0;endelseif(timer_cnt >=32'd24_999_999)begin
led<=~led;
        timer_cnt <=32'd0;endelsebegin
        led <= led;
        timer_cnt <= timer_cnt +32'd1;endendendmodule

3.10 编写好代码后保存

4. 添加管脚约束

Vivado使用的约束文件格式为xdc文件。xdc文件里主要是完成管脚的约束,时钟的约束, 以及组的约束。这里我们需要对led.v程序中的输入输出端口分配到FPGA的真实管脚上。

4.1 点击“Open Elaborated Design”

pIYBAGAJEPGATgIKAAD_Ogw3HCk576.jpg

4.2 在弹出的窗口中点击“OK”按钮

o4YBAGAJEPKAH6auAABL73lfSfE577.jpg

4.3 在菜单中选择“Window -> I/O Ports”

pIYBAGAJEPOAQCo7AACJ0CnWnXw192.jpg

4.4 在弹出的I/O Ports中可以看到管脚分配情况

o4YBAGAJEPOAdroJAACCo78xiFA663.jpg

4.5 将复位信号rst_n绑定到PL端的按键,给LED和时钟分配管脚、电平标准,完成后点击保存图标

pIYBAGAJEPOAMmo2AABpwCw7MwE597.jpg

4.6 弹出窗口,要求保存约束文件,文件名我们填写“led”,文件类型默认“XDC”,点击“OK”

o4YBAGAJEPSAKR0KAAB9HSNrfdQ549.jpg

4.7 打开刚才生成的“led.xdc”文件,我们可以看到是一个TCL脚本,如果我们了解这些语法,完全可以通过自己编写led.xdc文件的方式来约束管脚

pIYBAGAJEPSAJaUpAACBmhO6ElE208.jpg

下面来介绍一下最基本的XDC编写的语法,普通IO口只需约束引脚号和电压,管脚约束如下:

set_property PACKAGE_PIN "引脚编号" [get_ports “端口名称”]

电平信号的约束如下:

set_property IOSTANDARD "电平标准" [get_ports “端口名称”]

这里需要注意文字的大小写,端口名称是数组的话用{ }刮起来,端口名称必须和源代码中的名字一致,且端口名字不能和关键字一样。

电平标准中“LVCMOS33”后面的数字指FPGA的BANK电压,LED所在BANK电压为3.3伏,所以电平标准为“LVCMOS33”。Vivado默认要求为所有IO分配正确的电平标准和管脚编号

5. 添加时序约束

一个FPGA设计除了管脚分配以外,还有一个重要的约束,那就是时序约束,这里通过向导方式演示如果进行一个时序约束。

5.1 点击“Run Synthesis”开始综合

o4YBAGAJEPWAINz1AACn35fYyHc597.jpg

5.2 弹出对话框点击“OK”

pIYBAGAJEPWAW32RAAA7Grmm4i4597.jpg

5.3 综合完成以后点击“Cancel”

o4YBAGAJEPaAeYMlAABNPbHXiog272.jpg

5.4 点击“Constraints Wizard”

pIYBAGAJEPaAahP4AACsPOXzjJw869.jpg

5.5 在弹出的窗口中点击“Next”

o4YBAGAJEPeAEXkVAADK6BsqSoU842.jpg

5.6 时序约束向导分析出设计中的时钟,这里把“sys_clk_p”频率设置为200Mhz,然后点击“Skip to Finish”结束时序约束向导。

pIYBAGAJEPiAf_mAAACRpQQ_cCY348.jpg

5.7 弹出的窗口中点击“OK”

o4YBAGAJEPmAczKLAABEGX8fW8A227.jpg

5.8 点击“Finish”

pIYBAGAJEPmAet1jAAB0tgICfq4122.jpg

5.9 这个时候led.xdc文件已经更新,如果xdc文件已经打开,会提示“Reload”重新加载文件,并保存文件

o4YBAGAJEPmAKv2HAACO_01y_04133.jpg

6. 生成BIT文件

6.1 编译的过程可以细分为综合、布局布线、生成bit文件等,这里我们直接点击“Generate Bitstream”,直接生成bit文件。

pIYBAGAJEPqAUZ53AAD2QSMiUkk534.jpg

6.2 在弹出的对话框中可以选择任务数量,这里和CPU核心数有关,一般数字越大,编译越快,点击“OK”

o4YBAGAJEPqADd3LAABqfoOEbv4396.jpg

6.3 这个时候开始编译,可以看到右上角有个状态信息,在编译过程中可能会被杀毒软件、电脑管家拦截运行,导致无法编译或很长时间没有编译成功。

pIYBAGAJEPuAQf2OAAAwpJzNW5g075.jpg

6.4 编译中没有任何错误,编译完成,弹出一个对话框让我们选择后续操作,可以选择“Open Hardware Manger”,当然,也可以选择“Cancel”,我们这里选择 “Cancel”,先不下载

o4YBAGAJEPyAE4BzAABeTd9WFGc758.jpg

7. Vivado仿真

接下来我们不妨小试牛刀,利用Vivado自带的仿真工具来输出波形验证流水灯程序设计结果和我们的预想是否一致(注意:在生成bit文件之前也可以仿真)。具体步骤如下:

7.1 设置Vivado的仿真配置,右击SIMULATION中Simulation Settings。

pIYBAGAJEP2Af24dAABy50CxR5Y252.jpg

7.2 在Simulation Settings窗口中进行如下图来配置,这里设置成50ms(根据需要自行设定),其它按默认设置,单击OK完成。

o4YBAGAJEP2AI1EpAACfXyKbZeQ828.jpg

7.3 添加激励测试文件,点击Project Manager下的Add Sources图标,按下图设置后单击Next。

pIYBAGAJEP2AYuVwAAB_6GZW2Is667.jpg

7.4 点击Create File生成仿真激励文件。

o4YBAGAJEP6ARXenAACY4UMo8Bo952.jpg

在弹出的对话框中输入激励文件的名字,这里我们输入名为vtf_led_test。

pIYBAGAJEP6AO_3PAAAvErtmMNU730.jpg

7.5 点击Finish按钮返回。

o4YBAGAJEP-AcFhEAABms1IR7_o459.jpg

这里我们先不添加IO Ports,点击OK。

pIYBAGAJEP-AFU9WAABX0OUMU1U282.jpg

在Simulation Sources目录下多了一个刚才添加的vtf_led_test文件。双击打开这个文件,可以看到里面只有module名的定义,其它都没有。

o4YBAGAJEQCAFlrEAACkvgulSCk437.jpg

7.6 接下去我们需要编写这个vtf_led_test.v文件的内容。首先定义输入和输出信号,然后需要实例化led_test模块,让led_test程序作为本测试程序的一部分。再添加复位和时钟的激励。完成后的vtf_led_test.v文件如下:

`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////ModuleName:vtf_led_test//////////////////////////////////////////////////////////////////////////////////modulevtf_led_test;//Inputsregsys_clk;regrst_n;//Outputswire[3:0]led;//InstantiatetheUnitUnderTest(UUT)leduut(.sys_clk(sys_clk),.rst_n(rst_n),.led(led));initialbegin//InitializeInputssys_clk=0;
rst_n=0;#1000;
rst_n=1;end//Createclockalways#20sys_clk=~sys_clk;endmodule

7.7 编写好后保存,vtf_led_test.v自动成了这个仿真Hierarchy的顶层了,它下面是设计文件led_test.v。

pIYBAGAJEQCAR8ISAABDyhjGKzk180.jpg

7.8 点击Run Simulation按钮,再选择Run Behavioral Simulation。这里我们做一下行为级的仿真就可以了。

o4YBAGAJEQGACzlbAADfDtCLhaw782.jpg

如果没有错误,Vivado中的仿真软件开始工作了。

7.9 在弹出仿真界面后如下图,界面是仿真软件自动运行到仿真设置的50ms的波形。

pIYBAGAJEQKAN4bqAABxgza036g035.jpg

由于LED[3:0]在程序中设计的状态变化时间长,而仿真又比较耗时,在这里观测timer[31:0]计数器变化。把它放到Wave中观察(点击Scope界面下的uut,再右键选择Objects界面下的timer,在弹出的下拉菜单里选择Add Wave Window)。

o4YBAGAJEQOAK48jAABdDiLDfp0827.jpg

添加后timer显示在Wave的波形界面上,如下图所示。

pIYBAGAJEQOARVFRAABuPCRSdJs446.jpg

7.10 点击如下标注的Restart按钮复位一下,再点击Run All按钮。(需要耐心!!!),可以看到仿真波形与设计相符。(注意:仿真的时间越长,仿真的波形文件占用的磁盘空间越大,波形文件在工程目录的xx.sim文件夹)

o4YBAGAJEQOAC9KwAACGSLQuPtM533.jpgpIYBAGAJEQSAITsHAABzdXO5Wow761.jpg

我们可以看到led的信号会变成f,说明LED灯会由亮变灭。

8. 下载

8.1 连接好开发板的JTAG接口,给开发板上电

注意拔码开关要选择JTAG模式,也就是全部拔到”ON”,“ON”代表的值是0,不用JTAG模式,下载会报错。

8.2 在“HARDWARE MANAGER”界面点击“Auto Connect”,自动连接设备

o4YBAGAJEQWAZ20BAAB5pEy5nk4797.jpg

8.3 可以看到JTAG扫描到arm和FPGA内核

pIYBAGAJEQaARM7FAAB8YJlIJnk334.jpg

8.4 选择芯片,右键“Program Device...”

o4YBAGAJEQeAEMFyAABiUiflNEw691.jpg

8.5 在弹出窗口中点击“Program”

pIYBAGAJEQeAZnqPAABOBpqHw7o621.jpg

8.6 等待下载

o4YBAGAJEQiAKbNuAAAv9OkGVPA178.jpg

8.7 下载完成以后,我们可以看到PL LED开始每秒变化一次。到此为止Vivado简单流程体验完成。后面的章节会介绍如果把程序烧录到Flash,需要PS系统的配合才能完成,只有PL的工程不能直接烧写Flash。在”体验ARM,裸机输出”Hello World”一章的常见问题中有介绍。

9. 在线调试

前面介绍了仿真和下载,但仿真并不需要程序烧写到板子,是比较理想化的结果,下面介绍Vivado在线调试方法,观察内部信号的变化。Vivado有内嵌的逻辑分析仪,叫做ILA,可以用于在线观察内部信号的变化,对于调试有很大帮助。在本实验中我们观察timer_cnt和led的信号变化。

9.1 添加ILA IP核

9.1.1 点击IP Catalog,在搜索框中搜索ila,双击ILA的IP

pIYBAGAJEQiALR3dAACQN7_aB9M037.jpg

9.1.2 修改名称为ila,由于要采样两个信号,Probes的数量设置为2,Sample Data Depth指的是采样深度,设置的越高,采集的信号越多,同样消耗的资源也会越多。

o4YBAGAJEQmAIe8ZAACXTr9J9E8909.jpg

9.1.3 在Probe_Ports页面,设置Probe的宽度,设置PROBE0位宽为32,用于采样timer_cnt,设置PROBE1位宽为4,用于采样led。点击OK

pIYBAGAJEQmAN3X_AAB_zAIUY2I018.jpg

弹出界面,选择OK

o4YBAGAJEQqAMyrZAAAj2NFBKwM175.jpg

再如下设置,点击Generate

pIYBAGAJEQqARJvlAABZxDYYujw777.jpg

9.1.4 在led.v中例化ila,并保存

o4YBAGAJEQuAHVy_AABIcVmOaoE106.jpg

9.1.5 重新生成Bitstream

pIYBAGAJEQuAYYb_AAAXEVqZETY882.jpg

9.1.6 下载程序

o4YBAGAJEQeAEMFyAABiUiflNEw691.jpg

9.1.7 这时候看到有bit和ltx文件,点击program

o4YBAGAJEQyAHR9TAABruB0ChGQ837.jpg

9.1.8 此时弹出在线调试窗口,出现了我们添加的信号

pIYBAGAJEQyADQVAAACakm_9fI8707.jpg

点击运行按钮,出现信号的数据

o4YBAGAJEQ2AU1fbAABdIyU-5Rc625.jpg

也可以触发采集,在Trigger Setup窗口点击“+”,深度选择timer_cnt信号

pIYBAGAJEQ2AA8PLAAAvyyEmHGU151.jpg

将Radix改为U,也就是十进制,在Value中设置为24999999,也就是timer_cnt计数的最大值

o4YBAGAJEQ6AFkxXAABL4I_EesM335.jpg

再次点击运行,即可以看到触发成功,此时timer_cnt显示为十六进制,而led也在此时翻转。

pIYBAGAJEQ6AO_7UAABYB3CMQHI980.jpg

9.2 MARK DEBUG

上面介绍了添加ILA IP的方式在线调试,下面介绍在代码中添加综合属性,实现在线调试。

9.2.1 首先打开led.v,将ila的例化部分注释掉

9.2.2 在led和timer_cnt的定义前面添加(* MARK_DEBUG=”true” *),保存文件。

o4YBAGAJEQ-AE48yAAAtUAa1keg366.jpg

9.2.3 点击综合

pIYBAGAJEQ-ARhP2AAAPkpwz-UI522.jpg

9.2.4 综合结束后,点击Set Up Debug

o4YBAGAJEQ-AaDBzAAArxEJaNHk224.jpg

9.2.5 弹出的窗口点击Next

pIYBAGAJERCAZ82vAACSdMECA_E418.jpg

按照默认点击Next

o4YBAGAJERGAIx-CAAB6CnKgQWs132.jpg

采样深度窗口,选择Next

pIYBAGAJERGAQU7jAABH_srkVt8667.jpg

点击Finish

o4YBAGAJERGAFqVpAABTsPKSzvE754.jpg

点击保存

pIYBAGAJERKATYG3AAAYiW_CLWM772.jpg

在xdc文件中即可看到添加的ila核约束

o4YBAGAJERKAYRHRAACT2Y49Hn4919.jpg

9.2.6 重新生成bitstream

9.2.7 调试方法与前面一样,不再赘述。

10. 实验总结

本章节介绍了如何在PL端开发程序,包括工程建立,约束,仿真,在线调试等方法,在后续的代码开发方式中皆可参考此方法。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1603

    文章

    21328

    浏览量

    593267
  • led
    led
    +关注

    关注

    237

    文章

    22455

    浏览量

    645897
  • ARM
    ARM
    +关注

    关注

    134

    文章

    8653

    浏览量

    361847
  • Zynq
    +关注

    关注

    9

    文章

    600

    浏览量

    46643
  • MPSoC
    +关注

    关注

    0

    文章

    194

    浏览量

    24115
收藏 人收藏

    评论

    相关推荐

    如何利用ZYNQ MPSoC玩DOOM?

    赛灵思和 DornerWorks 的系统软件团队在赛灵思的 Zynq® Ultrascale+MPSoC 上启动 Xen Project 管理程序时,我们发现可通过运行当年叱诧一时的流行电子游戏
    发表于 10-09 06:21

    如何调试Zynq UltraScale+ MPSoC VCU DDR控制器

      如何调试Zynq UltraScale+ MPSoC VCU DDR控制器  Zynq UltraScale+
    发表于 01-07 16:02

    如何调试Zynq UltraScale+ MPSoC VCU DDR控制器

    如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器?
    发表于 01-22 06:29

    ZYNQ Ultrascale+ MPSOC FPGA教程

    ZYNQ Ultrascale+ MPSOC FPGA教程
    发表于 02-02 07:53

    Xilinx基于ARM的Zynq-7000和Zynq UltraScale+ MPSoC及RFSoC器件是否存在安全漏洞

    本文试图搞清楚在 Xilinx 基于 ARM 的 Zynq-7000、Zynq UltraScale+ MPSoCZynq
    发表于 06-28 15:53 2529次阅读

    Zynq UltraScale+ MPSoC的发售消息

    Zynq®UltraScale+MPSoC,现已开始发售。视频向您重点介绍了Xilinx UltraScale +产品组合的第一位成员
    的头像 发表于 11-27 06:47 3313次阅读

    米尔科技Zynq UltraScale+ MPSoC技术参考手册介绍

    Zynq UltraScale+ MPSoC是Xilinx推出的第二代多处理SoC系统,在第一代Zynq-7000的基础上做了全面升级,在单芯片上融合了功能强大的处理器系统(PS)和用
    的头像 发表于 11-18 11:03 2629次阅读
    米尔科技<b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>技术参考手册介绍

    ZYNQ Ultrascale+ MPSOC FPGA教程】第四章 PLLED实验

    在本例程中,我们要做的是LED灯控制实验,每秒钟控制开发板上的LED灯翻转一次,实现亮、灭、亮、灭的控制。会控制LED灯,其它外设也慢慢就会了。
    发表于 01-22 10:08 2次下载
    【<b class='flag-5'>ZYNQ</b> <b class='flag-5'>Ultrascale+</b> <b class='flag-5'>MPSOC</b> <b class='flag-5'>FPGA</b>教程】<b class='flag-5'>第四章</b> <b class='flag-5'>PL</b>的<b class='flag-5'>LED</b><b class='flag-5'>实验</b>

    如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器?

    Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器,只支持在 Zynq UltraScale+
    发表于 02-23 06:00 15次下载
    如何调试 <b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b> VCU DDR 控制器?

    米尔电子zynq ultrascale+ mpsoc底板外设资源清单分享

    米尔电子推出的国内首款zynq ultrascale+ mpsoc平台核心板(及开发板):MYC-CZU3EG吸引了人工智能、工业控制、嵌入式视觉、ADAS、算法加速、云计算、有线/无线通信
    发表于 01-07 15:20 3次下载
    米尔电子<b class='flag-5'>zynq</b> <b class='flag-5'>ultrascale+</b> <b class='flag-5'>mpsoc</b>底板外设资源清单分享

    ZYNQ Ultrascale+ MPSoC系列FPGA芯片设计

    基于 Xilinx 公司ZYNQ Ultrascale+ MPSoC系列 FPGA 芯片设计,应用于工厂自动化、机器视觉、工业质检等工业领域
    发表于 11-02 14:35 1185次阅读

    Zynq UltraScale+ MPSoC中的隔离方法

    电子发烧友网站提供《Zynq UltraScale+ MPSoC中的隔离方法.pdf》资料免费下载
    发表于 09-13 17:11 1次下载
    <b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>中的隔离方法

    Zynq UltraScale+ MPSoC的隔离设计示例

    电子发烧友网站提供《Zynq UltraScale+ MPSoC的隔离设计示例.pdf》资料免费下载
    发表于 09-13 11:28 2次下载
    <b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>的隔离设计示例

    Zynq UltraScale+ MPSoC生产勘误表

    电子发烧友网站提供《Zynq UltraScale+ MPSoC生产勘误表.pdf》资料免费下载
    发表于 09-15 10:35 0次下载
    <b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>生产勘误表

    Zynq UltraScale+ MPSoC验证数据手册

    电子发烧友网站提供《Zynq UltraScale+ MPSoC验证数据手册.pdf》资料免费下载
    发表于 09-15 10:13 0次下载
    <b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>验证数据手册