单芯片100 Gbps相干接收器的设计方案

新的模数转换器（ADC）技术使首次实现单芯片100 Gbps相干接收器的设计成为可能。它使用65 nm CMOS技术，可以满足长距离光学系统的性能和功率要求。它为短途和更高速率的应用提供了未来，并提供了设计仅能解决部分问题的合适ADC的能力。

一个100Gbps相干接收器需要四个56GSa / s模数转换器（ADC）和一个仅耗散数十瓦功率的tera-OPS DSP。本文讨论了推动单芯片CMOS解决方案的力量。本文还介绍了富士通超快CMOS ADC，它为使用相干接收器的100Gbps以太网和OTU-4传输系统提供了使能技术。

为了提供长距离的100 Gbps光传输网络，以提供最大的覆盖范围和对非理想光纤的免疫力，业界已将双极化，正交，相移键控（DP-QPSK）作为一种调制方法。这意味着需要一个相干的接收器。该决定所带来的最大实施挑战是对低功耗，超高速ADC的需求。他们的技术要求定义了这种接收器的实现方式。

没有合适的ADC，尤其是没有足够低功耗的ADC，就不可能生产出对商用光网络有用的100 Gbps相干接收器（与仅适用于实验室演示的原型系统相反）。而且，将来，对于高速短途链路，将需要此类ADC，在低功耗和低成本中，由于短途链路比远程链路多得多，因此低功耗和成本变得更加重要。

这些ADC需要至少56 Gbps的采样率和6位或更高的分辨率。每个功率消耗必须不超过几瓦，以适应系统施加的功率限制。直到最近，人们仍认为需要诸如非常先进的SiGe或超小型几何CMOS（40 nm或更小）之类的技术来满足这些要求，并且对于高达15 GHz或更高的输入信号仍具有足够的动态范围。根据ADC设计的历史性进展推断，到2008年底，合适的ADC将在2013年前面世。

朝着单芯片CMOS ADC DSP的驱动

一个DP-QPSK相干接收机需要四个ADC通道（图1），因为存在两个光偏振。每个通道需要两个ADC来数字化I / Q信号。为了达到100Gbps的净线路速率，波特率至少应为28Gbaud / s，以允许开销，这需要56GSa / s ADC。系统SNR要求意味着通常需要6位分辨率或更高分辨率，以留出一定的余量以增加噪声和失真。因此，对于四个ADC，DSP的输出数据速率为1.3Tb / s –或如果使用8位分辨率以允许ADC后有更多裕量和/或数字AGC，则为1.8Tb / s。

如果ADC未与DSP集成在一起，则必须在芯片之间传输大量数据，这不仅难以实现（大量通道和高数据速率），而且会消耗大量功率用于序列化，反序列化和传输。即使对于11Gbps通道（ADC发送+ DSP接收）使用100mW / ch的乐观数字，这也意味着每个ADC仅需要3-4W即可传输数据。对于原型或演示者，这是可接受的，但对于生产解决方案，这是不可接受的。

编辑：hfy