新思联合TSMC实现新一代芯片设计

来源：新思科技

重点

● 半导体市场日益增长的需求推动最先进芯片制造的发展

● 新思科技与TSMC开展广泛合作，利用新思科技全流程数字和定制设计平台，有效发挥TSMC 3nm制造技术（N3）的PPA（功耗、性能和面积）优势，同时加快产品上市时间

● 新思科技进一步强化关键产品，以支持TSMC N3制造的进阶要求

新思科技（Synopsys）近日宣布，其数字和定制设计平台已获得TSMC 3nm制造技术验证。此次验证基于TSMC的最新设计参考手册（DRM）和工艺设计工具包（PDK），是经过广泛合作与严格验证的结果。该验证旨在提供设计解决方案，在获得优化PPA性能的同时加快新一代设计的进程。

“我们与新思科技多年的合作成果显著，新思科技基于TSMC先进制造的平台解决方案协助我们的客户实现芯片创新，利用TSMC N3制造技术显著降低芯片功耗、提升芯片性能，并加速新产品上市的时间。对新思科技设计解决方案进行验证使我们的共同客户能够基于TSMC N3制造完成芯片设计，实现PPA优化。”

—— Suk Lee

设计基础设施管理部门资深部长

TSMC

通过与TSMC密切合作，新思科技开发了一系列关键的功能和新技术，从而确保从综合、布局布线到时序和物理签核在TSMC N3制造实现全流程一致性。新思科技的Fusion Compiler™ RTL-to-GDSII解决方案和IC Compiler™ II布局布线解决方案全面支持TSMC N3制造。新思科技的Design Compiler® NXT综合解决方案得到增强，让开发者能够充分利用TSMC N3技术优势，获得高质量的设计结果（QoR），并利用高精度的全新电阻和电容估计方法实现与IC Compiler™ II布局布线解决方案关联的一致性。PrimeTime® 签核解决方案支持Advanced Mulit-input Switching（MIS），以实现准确的时序分析和签核收敛。此外，Design Compiler NXT支持TSMC N3制造多种工艺，以实现高性能计算和移动芯片设计。

根据TSMC N3制造技术特点，新思科技进一步增强了支持引脚密度感知布局和全局布线建模的数字设计平台，以实现更好的标准单元引脚布线收敛；协同单元放置检查和优化（CLO），以实现更快的时序收敛；通过新的单元映射（单元密度）基础架构，最大化利用空余空间来改善PPA；并通过自动生成过孔支柱（Via Pillar）和部分平行布线实现互连优化，以实现高性能设计；优化功耗感知混合驱动强度多位触发器（MBFF），以实现低功耗设计。

在新思科技定制的设计平台中增强了Custom Compiler的功能，以加快实现N3模拟芯片设计。这些功能增强是与N3早期用户（包括DesignWare ® IP团队）共同开发并验证的，可减少新设计规则和其他N3技术要求所需的工作量。新思科技HS PIC E®、FineSim®和CustomSim™仿真 解决方案有助于缩短基于TSMC N3制造技术芯片设计的时间，并为TSMC N3电路仿真和可靠性要求提供签核覆盖。

“通过与TSMC合作，为其先进的N3制造技术提供高度差异化的解决方案，使客户更有信心开始设计日益复杂的芯片，并使开发者能够充分利用先进EUV制造显著改进PPA，加快其差异化芯片的创新。”

—— Charles Matar

设计部门系统解决方案和生态系统支持

高级副总裁

新思科技

新思科技的N3技术制造文件可从TSMC获取。新思科技设计平台的关键产品获得了以下认证：

数字设计解决方案

● Fusion Compiler和IC Compiler II布局布线解决方案

签核平台

● PrimeTime时序签核

● PrimePower功耗签核

● StarRC™提取签核

● IC Validator物理签核

● NanoTime定制时序签核

● ESP-CV定制功能验证

● QuickCap® NX寄生参数场解算器

SPICE仿真和定制设计

● HSPICE，CustomSim和FineSim仿真解决方案

● CustomSim可靠性分析

● Custom Compiler™定制设计

责任编辑：haq