FPGA设计关于Verilog编码的12规范

1、命名规则

① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；

② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；

③ 由parameter定义的常量要求全部字母大写，自己定义的参数、类型用大写标识，推荐使用parameter来定义有实际意义的常数，包括单位延时、版本号、板类型、单板在位信息、LED亮灯状态、电源状态、电扇状态等；

④ 信号名长度不超过20字符，并且避免使用Verilog和VHDL保留字命令，建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（如_clk 或clk_表示时钟， n表示低电平有效， z表示三态信号， en表示使能控制，rst 表示复位）；

⑤ 保持缩写意义在模块中的一致性，同一信号在不同层次应该保持一致性。

2、注释规则

① 每个文件有一个文件头，文件头中注明文件名、功能描述、引用模块、设计者、设计时间、版权信息以及修改信息等；

② 对信号、参量、引脚、模块、函数及进程等加以说明，便于阅读与维护，如信号的作用、频率、占空比、高低电平宽度等。用“//”做小于1行的注释，用“/* */”做多于1行的注释。更新的内容要做注释，记录修改原因，修改日期和修改人。

3、模块规则

① module例化名用u_xx_x标示；

② 建议给每个模块要加timescale；

③ 不要书写空的模块，即：一个模块至少要有一个输入和一个输出；

④ 为了保持代码的清晰、美观和层次感，一条语句应占用一行，每行限制在80个字符以内，如果较长（超出80个字符）则换行；

⑤ 采用基于名字(name_based)的调用而不是基于顺序的(order_based)的调用；

⑥ 模块的接口信号按输入、双向、输出顺序定义；

⑦ 使用降序定义向量有效位顺序，最低位为0；

⑧ 管脚和信号说明部分：一个管脚和一组总线占用一行，说明要清晰；

⑨ 不要采用向量的方式定义一组时钟信号；

⑩ 逻辑内部不对input进行驱动，在module内不存在没有驱动源的信号，更不能在模块端口存在没有驱动的输出信号，避免在elabarate和compile时产生warning；

⑪ 在顶层模块中，除了内部的互连和module的例化外，避免在做其他逻辑；

⑫ 出于层次设计和同步设计的考虑，子模块输出信号建议用寄存器；

⑬ 内部模块端口避免inout，最好在最顶层模块处理双向总线；

⑭ 子模块中禁止使用三态逻辑，可以在顶层模块使用；

⑮ 如果能确保该信号不会被其它子模块使用，而是直接通过顶层模块输出I/O口，可以在子模块中使用三态；

⑯ 禁止出现未连接的端口；

⑰ 为逻辑升级保留的无用端口和信号要注释；对于层次化设计的逻辑，在升级中采用增量编译；建议采用层次化设计，模块之间相对独立。

4、线网和寄存规则

① 锁存器和触发器不允许在不同的always块中赋值，造成多重驱动；

② 出于功能仿真考虑，非阻塞赋值应该增加单位延时，对于寄存器类型的变量赋值时，尤其要注意这一点；阻塞赋值不允许使用单位延时；

③ always语句实现时序逻辑采用非阻塞赋值；always语句实现的组合逻辑和assign语句块中使用阻塞赋值；

④ 同一信号赋值不能同时使用阻塞和非阻塞两种方式；

⑤ 不允许出现定义了parameter、wire、reg却没有使用的情况；

⑥ 不建议使用integer类型寄存器；

⑦ 寄存器类型的信号要初始化；

⑧ 除移位寄存器外，每个always语句只对一个变量赋值，尽量避免在一个always语句出现多个变量进行运算或赋值。

5、表达式规则

① 在表达式内使用括号表示运算的优先级，一行中不能出现多个表达式；

② 不要给信号赋“x”态，以免x值传递；

③ 设计中使用到的0，1，z等常数采用基数表示法书写（即表示为1'b0,1'b1,1'bz或十六进制）；

④ 端口申明、比较、赋值等操作时，数据位宽要匹配。

6、条件语句规则

① if 都有else和它对应，变量在if-else或case语句中所有变量在所有分支中都赋值；

② 如果用到case语句，记得default项；

③ 禁止使用casex，case语句item必须使用常数；

④ 不允许使用常数作为if语句的条件表达式；

⑤ 条件表达式必须是1bit value；

⑥ 如异步复位：

高电平有效使用“if(asynch_reset==1'b1)”，

低电平“if(asynch_reset==1'b0)”，

不要写成：

“if(！asynch_reset)”或者“if(asynch_reset==0)”；

⑦ 不推荐嵌套使用5级以上if…else if…结构。

7、可综合部分规则

① 不要使用include语句；

② 不要使用disable、initial等综合工具不支持的电路，而应采用复位方式进行初时化，但在testbench电路中可以使用；

③ 不使用specify模块，不使用===、！==等不可综合的操作符；

④ 除仿真外，不使用fork-join语句；

⑤ 除仿真外，不使用while语句；

⑥ 除仿真外，不使用repeat语句；

⑦ 除仿真外，不使用forever语句；

⑧ 除仿真外，不使用系统任务($)；

⑨ 除仿真外，不使用deassign语句；

⑩ 除仿真外，不使用force,release语句；

⑪ 除仿真外，不使用named events语句；不在连续赋值语句中引入驱动强度和延时；

⑫ 禁止使用trireg型线网；

⑬ 制止使用tri1、tri0、triand和trior型的连接；

⑭ 不要位驱动supply0和supply1型的线网赋值；

⑮ 设计中不使用macro_module；

⑯ 不要在RTL代码中实例门级单元尤,其下列单元：(CMOS/RCOMS/NMOS/PMOS/RNMOS/RPMOS/trans/rtrans/tranif0/tranif1/rtranif0/tranif1/pull_gate)。

8、可重用的部分规则

① 考虑未使用的输入信号power_down，避免传入不稳定态；

② 接口信号尽量少，接口时序尽量简单；

③ 将状态机（FSM）电路与其它电路分开，便于综合和后端约束；

④ 将异步电路和同步电路区分开，便于综合和后端约束，将相关的逻辑放在一个模块内；

⑤ 合理划分设计的功能模块，保证模块功能的独立性；

⑥ 合理划分模块的大小，避免模块过大；

⑦ 在设计的顶层（top）模块，将I/O口、Boundary scan电路、以及设计逻辑（corelogic)区分开。

9、同步设计规则

① 同一个module中，要在时钟信号的同一个沿动作；

② 如果必须使用时钟上升沿和时钟下降沿，则要分两个module设计；

③ 在顶层模块中，时钟信号必须可见，不在模块内部生成时钟信号，而要使用DCM/PLL产生的时钟信号；

④ 避免使用门控时钟和门控复位；

⑤ 同步复位电路，建议在同一时钟域使用单一的全局同步复位电路；
异步复位电路，建议使用单一的全局异步复位电路；

⑥ 不在时钟路径上添加任何buffer；

⑦ 不在复位路径上添加任何buffer；

⑧ 避免使用latch；

⑨ 寄存器的异步复位和异步置位信号不能同时有效；

⑩ 避免使用组合反馈电路；

⑪always有且仅有一个的敏感事件列表，敏感事件列表要完整，否则可能会造成前后仿真的结果不一致；

⑫ 异步复位情况下需要异步复位信号和时钟沿做敏感量，同步复位情况下只需要时钟沿做敏感量；

⑬ 时钟事件的表达式要用：

“negedge”

或

“posedge”的形式；

⑭ 复杂电路将组合逻辑和时序逻辑电路分成独立的always描述。

10、循环语句规则

① 在设计中不推荐使用循环语句；

② 在非常有必要使用的循环语句时，可以使用for语句。

11、约束规则

① 对所有时钟频率和占空比都进行约束；

② 对全局时钟skew进行约束；

③ 对于时序要求的路径需要针对特殊要求进行约束，如锁相环鉴相信号；

④ 要根据输出管脚驱动要求进行约束，包括驱动电流和信号边沿特性；

⑤ 要根据输入和输出信号的特性进行管脚上下拉约束；

⑥ 针对关键I/O是否约束了输入信号和输入时钟的相位关系，控制输入信号在CLK信号之后或之前多少ns到达输入pad；

⑦ 综合设置时，fanout建议设置为3030；

⑧ 要使用输入输出模块中的寄存器，如Xinlinx公司的IOB，map properties选项pack I/O register/latches into IOBsactor需要设置成为“for input and output”，这样可以控制管脚到内部触发器的延时时间；

⑨ 布局布线报告中IOB、LUTs、RAM等资源利用率应小于百分之八十；

⑩ 对于逻辑芯片对外输入接口，进行tsu/th约束；对于逻辑芯片对外输出接口，进行约束。

12、PLL/DCM规则

① 如果使用FPGA内部DCM和PLL时，应该保证输入时钟的抖动小于300ps，防止DCM/PLL失锁；如果输入时钟瞬断后必须复位PLL/DCM。

② 对于所有厂家的FPGA，其片内锁相环只能使用同频率的时钟信号进行锁相,如果特殊情况下需要使用不同频率的信号进行锁相，需要得到厂家的认可，以避免出时钟。

13、代码编辑规则

① 由于不同编辑器处理不同，对齐代码使用空格，而不是tab键。

编辑：hfy