可解决动态电网噪声的电网原型设计方案

由于多种因素的综合作用，电源噪声和相关问题已成为90nm及以下设计的关键。由于电网噪声，定时减速和功能故障在这些设计中变得普遍。然而，物理设计和验证方法尚未充分发展以充分解决这些电源噪声问题。

芯片电源的规划，资源分配和设计（包括封装，去耦电容和电网网络）必须以整体方式进行，并进行签核质量验证和分析。设计人员需要降低设计中动态压降（DvD）的技术及其对时序和功能的影响，他们需要采用功耗感知物理设计方法。

动态电网噪声

电源噪声具有以下组成部分：电阻网络压降，电容耦合电网噪声和电感元件诱发噪音。技术和设计趋势加剧了电源噪声水平及其对性能的影响。

图1显示了基于ITRS数据的平均电流和di/dt值预测[1]。该趋势表明，在先进技术节点中，同时切换设备的动态电压降将变得更糟。不仅更高的di/dt会导致更大的动态压降，而且导线中更高的开关电流也会导致更大的电阻压降。

图1 - 电流消耗趋势

如图2所示，更高的单元放置密度，更短的边沿速率和更快的时钟周期将导致更多的单元在时间上和空间上更紧密地切换，从而提高对瞬时电流的需求。针对封装设计，片上电网尺寸调整和去耦电容分配的现有方法和设计实践将不足以创建能够响应更大和更频繁的片上电流尖峰的电源系统，这将在下一代中看到设计。

图2 - 设计趋势

随着设计从130nm技术节点迁移，设计人员正在超越传统静态电压降分析采用全芯片动态仿真方法，该方法考虑了同步开关电流与设计中存在的电感和电容元件的相互作用。一种早期的动态分析形式包括将模拟周期划分为几个区间，并在每个区间内进行静态分析。

今天，这种方法已被高度精确的全芯片瞬态仿真解决方案所取代。提供设计中动态电压曲线的完整画面。该仿真技术考虑了芯片封装和片上网格中的电阻，电感和电容元件，同时切换输出所消耗的动态电流以及设计中存在的容性负载。图3说明了该解决方案中建模的仿真框架。

图3 - 动态仿真模型

影响动态电源噪声

静态定时工具不能解决DvD对松弛和转换的影响，这通常远大于静态压降预算。在存在电网噪声的情况下，电池的传播延迟增加。

此外，高级流程中的大门更有可能受到DvD的影响。高栅极延迟灵敏度和增加的电网噪声的组合导致芯片中的频率减慢，否则通过静态时序分析。许多设计，特别是那些90nm节点的设计，都出现了动态电压降相关问题的失败。

时钟网络上的时序影响会更大，因为缓冲区通常彼此靠近并且切换一起。电网噪声的可变性转化为增加的偏斜，导致保持时间要求失败。定时和时钟偏移分析必须考虑关键路径中实例或时钟网络中缓冲器所见的动态电压降。

电网噪声也会影响a的串扰抗扰度。设计。当电池同时经历电压降和/或接地反弹时，电池更可能从耦合噪声中失效。细胞的谱库表征通常不能解释瞬态电压降及其对细胞性能的影响。因此，功能可能会受到影响，尤其是在一段时间内持续保持动态电压降时。

固定电网噪声

设计人员必须估算和补偿电网噪声，以确保其电路正常运行并防止前面提到的电源发生故障。传统技术是过度设计电源网络并用去耦电容器填充所有可用区域。对于具有更高噪声容限和更大设计保护频带的上一代设计，这种方法已经相当不错。

然而，通过先进的流程，设计师不再拥有填充设计目标和增加丰厚利润的奢侈品。更严格的设计规范（包括更低的电源电压和更快的时钟频率）留下的误差空间更小。在投入生产之前，关键设计的上市时间只能提供非常少的流片迭代。

低成本设计受到过度设计的电网和更多硅资源使用的严重影响。需要多个调试和流片周期来识别和修复与电网相关的芯片故障。由于缺乏可用的路由空间，电网的过度设计也会影响项目进度，因为路由和时序收敛变得更加困难。

电网设计传统上基于启发式或经验。电力网络在整个设计中的宽度和间距通常是均匀的。设计完成后，电源路由保持不变，除非在流片输出之前执行的压降验证表明存在问题区域。这种方法的问题是：

网格未针对特定设计及其功耗进行优化。

网格均匀设计过度或设计不足。

电网问题仅在设计周期的后期解决。

故意去耦电容（ decap）放置也是临时的，无助于抑制电网噪声。这些开盖单元通常放置在空单元行中，其中没有足够的切换使它们有效。此外，通过消耗更多的漏电流，不加选择的去耦位置会对设计产生不利影响，这是一个问题，因为90nm设计中芯片总功率的约30％将来自漏电流。

功率感知物理设计

电源感知物理设计需要改变当前的设计实践。初始电网的设计应符合某些规范。应该使用原型解决方案来快速生成针对各种用户定义约束的多个电网设计，例如不同的布局规划或功耗方案，以估计路由资源需求。

在设计过程的早期阶段，应该优化选定的原型网格，同时仍然可以灵活地更改电源路径。应使用签核质量的电网分析解决方案来验证优化的质量。

在设计的后期阶段，当更多地定义放置时，应该对电网执行目标修复以解决电压降问题。去耦电容建议应该是自动的，以解决动态热点问题，并使设计人员能够有针对性地进行去耦，优化动态电压降，同时最大限度地减少对去耦泄漏电流的影响。

图4显示了功率感知物理设计流程，为初始P/G路由定义提供原型解决方案，允许沿设计周期优化P/G网格，修复P/G网格问题，建议十进制要求，并以有针对性的方式进行减速。

图4 - 功率感知物理设计流程

网格原型设计

网格原型设计应允许设计人员针对各种设计方案探索不同的电网设计选项。高效，快速，准确的电网原型设计解决方案将使设计人员能够尝试不同的布局规划选项，多种功耗场景和多种布线预算。原型设计解决方案应该足够灵活，可以在设计的最初阶段工作，当最小的布局信息可用时，或者在设计的稍微更确定的阶段，当早期布局信息和定义全球和本地电网的范围是可用。

网格原型设计应受约束驱动，以满足用户定义的动态和静态电压降目标，同时满足特定的路由资源使用限制。由原型解决方案生成的多层电网应该遵循阻塞和电迁移限制，探索焊盘放置选项，并在需要时生成环。

它应该为用户提供探索非均匀网格选项的能力，其中高功率区域获得更高的电网资源份额。原型设计解决方案还应具有快速周转时间，以实现多次迭代。

图5显示了设计团队如何针对不同的布局规划和功耗场景探索不同的电网结构。通过执行此练习，设计团队可以获得每个方案所需的P/G网格路由资源的工程估计。然后，他们可以选择最适合其最可能的设计方案的电网。这个选定的电网将是最佳的，以满足其功率和路由目标。

图5 - 电网结构探索

电网优化和修复

随着设计的发展，应优化原型网格以反映设计变化。为了满足设计的电压降目标，优化解决方案应根据用户提供的限制（如节距和轨道要求）重新定义电网。这种方法可以让设计人员通过精炼电网的自动化流程来满足其降压预算。对于给定的压降预算，优化解决方案将调整导线的尺寸以最小化P/G网格的金属布线使用。设计人员不是首先设计网格然后获得电压降数，而是首先确定下降预算并设计一个符合该预算的网格。

设计中的功耗，尤其是功率密度，通常非常不均匀，如图6所示。功率密度“热点”通常出现在插入时钟缓冲器的区域。

图6 - 功率密度图

时钟实例功率图，如图8所示，显示了与图7中的功率密度图。电网优化解决方案应该将更多的金属资源分配给可能具有比具有稀疏单元布局的区域更高的电压降的区域。对于采用有线封装设计的电源和分布问题更加局部化的倒装芯片设计，情况尤其如此。

图7 - 时钟功率密度

一旦完成详细布局并且正在进行时序优化，电力和地面网络的全局优化就不再可行。在这种情况下，需要对电网进行有针对性的修复以解决电压降“热点”。电网应仅在热点区域加宽，在其他区域缩小，不会影响总电压降。

解决方案应提供快速周转时间，以解决可能导致的P/G问题来自设计迭代。用户应该只能修复他们设计中的特定区域，限制对某些金属层的修复，并定义修复的方式。

图8说明了设计的电网如何运行自动修复解决方案后更改。左侧面板显示原始的均匀网格，而右侧面板显示固定网格，其中一些导线已经加宽而其他导线已经缩小。

图8 - 非均匀的线栅固定

开盖建议和修理

Decaps作为当地的充电水库，它们的位置应该是以有针对性的方式完成，以将功率和地面噪声降低到可接受的限度。然而，特殊的decap接头增加了不必要的漏电流，同时降低了动态电压降。沿着电源线和地线的电阻降的增加需要将decap放置在更靠近开关区域的位置。

设计师应该被引导到最有效的开盖位置的位置，并且它们应该能够自动重新定义细胞并去除放置位置以减少DvD。高压降区域不一定必须重新设计，除非它影响通过该区域的路径的时序或影响该区域中的单元的功能。因此，固定解决方案应该基于精确的动态功耗分析，并提供反馈到时序分析，并应确定需要使用开盖放置或线尺寸调整来固定的区域。

开盖放置解决方案应该在咨询模式，向设计者提供关于需要减速的地方的反馈，以及通过在合法化的放置区域中放置decap来修复模式。它应满足用户指定的目标，同时遵守总泄漏电流和放置限制等约束。

它应该提供根据用户的规范通过使用电线更改或decap放置或两者来解决问题的选项。图9示出了在具有用于降低动态电压噪声的不同目标的两个不同的去耦固定运行之后的实例的电源节点处的电压噪声。

图9 - 对Vdd噪声进行消隐固定结果

结论

缩短产品生命周期加快了新设计的推出速度。首先进入市场会显着影响产品在这种环境中取得成功的机会。

掩模组的高价格以及与频繁设计变更相关的成本要求设计团队预测并解决设计失败的原因。他们必须超越传统的电网设计和分析技术来估计和减少P/G噪声对设计时序和功能的影响。

在许多失败的90nm设计中，电网噪声最常被认为是失效源。其他设计团队发现P/G噪音更明显地表现在产量损失等问题上。下一代芯片需要采用整体的电源设计方法来解决这些问题，其中过度设计和保护带不再是可行的选择。

本文概述了功率感知物理设计该方法允许工程师设计芯片电源，以帮助减轻P/G噪声引起的设计故障并避免后期设计变更。它突出显示了使用商用解决方案生成的数据，该解决方案集成了动态电网噪声的电网原型设计，优化，修复和验证，可实现更快，更有效的设计收敛。