怎样简化PCB到PLD的迁移

曾经为PCB设计的电路越来越多地在FPGA或CPLD中实施，原因有几个。

首先，工业，商业消费电子市场对制造商施加持续的压力，使电子设备小型化。手机，无线电子邮件设备，MP3播放器和PDA是当今尖端设计的展示技术。接下来，随着电路变得更加充分或主要是数字化，PLD成为PCB的可行替代品。当PLD进一步处理更大的电路尺寸时，尤其如此（最先进的FPGA现在提供数十万或数百万个门）。最后，成本可以降低 - FPGA的价格可能远远低于成品板的价格。更小，更便宜，更有市场，更可靠。

多年来，EDA工具为PCB工程师提供了一个复杂，灵活和高效的设计环境。随着用户越来越多地使用PLD，成千上万的工程师需要在他们的EDA工具中使用新的技能和功能，以学习PLD设计流程并成功地将他们现有的PCB设计迁移到PLD。

PLD需要的技术与用于PCB的技术不同。设计输入通常使用HDL文本编辑器而不是原理图捕获和模拟来完成，通常使用VHDL或Verilog代替SPICE。这些差异意味着工程师直接进行了许多技术和实际的改变，因为CPLD/FPGA有太多的门作为原理图输入或在SPICE的晶体管级模拟。但是，目前可用的最先进软件可以为用户提供灵活性，可以将所有这些功能结合使用（原理图和HDL设计输入，SPICE和VHDL/Verilog等），从而无需学习许多不同的工具。

传统模拟器正在发展为将SPICE，VHDL和Verilog仿真引擎集成到单个协同仿真环境中。协同仿真是多个仿真引擎实时交互的能力。这对PLD设计师来说尤为重要。它允许用户执行，例如，在PCB上实现的电路的原理图捕获，同时使用完全编程或建模的FPGA/CPLD作为电路板上的一些组件。利用这项新技术，工程师可以使用HDL文本输入和仿真设计PLD，然后对PCB的其余部分采用原理图捕获（利用现在建模的PLD），然后一次性透明地模拟整个电路板。在这种方法中，FPGA/CPLD使用VHDL或Verilog代码作为其模型，而其他分立部件或不太复杂的IC使用SPICE。通过SPICE，VHDL和Verilog在后台进行交互，用户可以看到集成的仿真结果，并在考虑可编程器件的情况下显示电路板的整体行为。顺便说一下，共同模拟的能力对于想要模拟其他不可编程但仍然很复杂的数字IC（微处理器等）的用户同样有益，而这些数字IC实际上并未在SPICE中建模。

直接在PCB级电路中对可编程器件进行协同仿真，是对利用测试平台验证CPLD/FPGA行为的标准技术的完美补充。最后，在PLD设计流程中，传统的电路板布局/布线被合成和布局布线的步骤所取代。在大多数情况下，通常直接从可编程设备供应商处获取合成和布局布线工具。

采用当今最强大且易于使用的设计软件它集成了SPICE和HDL建模组件，使用原理图和HDL进行设计输入以及协同仿真，传统PCB设计人员现在可以在一个集成设计环境中设计，构建和测试PLD。 Multisim等工具允许用户逐步调整从PCB仅迁移到PCB和PLD设计所需的技能，同时避免陡峭的恐吓学习曲线。而且，更好的是，FPGA/CPLD功能可以作为真实PCB级电路的一部分进行验证，它将在现实世界中运行。