ARM和Cadence协调Cortex-A9及A15的封装设计工作

　　英国ARM和美国铿腾设计系统（Cadence Design Systems）宣布，两公司在ARM处理器内核“Cortex-A”系列的封装设计（Hardening）进行了协调（铿腾英文发布资料）。Hardening是指，将不依存于特定半导体工艺的RTL（Register Transfer Level，寄存器转移级）的软IP内核应用于为特定半导体工艺优化的掩模设计。

　　随着半导体工艺向微细化发展，Hardening变得越来越复杂，越来越难。因此，为了使Hardening变得容易，ARM提出了追加信息（数据）的POP（Processor Optimization Package，处理器优化方案）。POP的内容因工艺及处理器内核的世代等不同而略有不同，根据此次的发布资料，POP主要由3方面组成。

　　（1）为特定内核及特定工艺优化的“Artisan”物理IP（电路类库，即标准单元和内存缓存配置）；（2）以多种构成及设计为对象进行Hardening的结果的报告。（3）用于Hardening的多种知识，也就是布图规划、脚本、实用性及封装设计指南等。

　　ARM以前主要与工艺方（硅代工企业）推进POP优化，而今后还将与EDA企业积极推进此项工作。此次宣布面向铿腾的EDA工具群优化了Cortex-A的POP。其第一步就是面向铿腾的执行（RTL→GDS-II）设计用EDA工具群“Cadence Encounter”，优化了用台积电40LP工艺进行Hardening的Cortex-A9的POP。今后还将面向Cadence Encounter，优化以台积电28HPM工艺及Cortex-A15为对象的POP等。

　　Cadence Encounter包括逻辑合成工具“RTL Compiler”、自动配置布线工具“Encounter Digital Implementation System”、寄生参数提取工具“Cadence QRC Extraction”、时序分析工具“Encounter Timing System”，以及时钟和数据线的同时优化技术“CCOpt：Clock Concurrent Optimization”等。