DS318x中CLAD的配置

摘要：本应用笔记介绍了如何配置DS3184中的时钟速率适配器(CLAD)功能单元。同样适用于其他Dallas Semiconductor的器件，例如DS3181, DS3182和DS3183。DS3181, DS3182, DS3183和DS3184 (DS318x)集成了ATM信元/HDLC分组处理器、DS3/E3成帧器和LIU，能够逐端口地将ATM信元或分组按照DS3帧(C位或M23)、E3帧(G.751或G.832)或净信道数据流方式，映射/去映射到最多四条DS3/E3物理层铜缆上。

简介

本应用笔记概述了DS3184中时钟速率适配器(CLAD)单元的配置。所提供的信息同样适用于其他Dallas Semiconductor的器件，例如DS3181, DS3182和DS3183。DS318x (DS3181, DS3182, DS3183和DS3184)集成了ATM信元/HDLC分组处理器、DS3/E3成帧器和LIU，能够逐端口地将ATM信元或分组按照DS3帧(C位或M23)、E3帧(G.751或G.832)或净信道数据流方式，映射/去映射到最多四条DS3/E3物理层铜缆上。

DS318x内的CLAD单元用来从单一参考时钟(由CLKA引脚输入)生成内部电路工作所需的多个DS3、E3或STS-1时钟。加到CLKA引脚的时钟频率应该是以下几种频率中的一种：

A. DS3 (44.736MHz)
B. E3 (34.368MHz)
C. STS-1 (51.84MHz)

给出其中一种时钟，另外两种可由电路产生。内部产生的时钟可驱动输出引脚CLKB和CLKC，如果需要，可供外部电路使用。

CLAD特性

DS318x内的CLAD可从单一输入参考频率产生内部电路需要的DS3 (44.736MHz), E3 (34.368MHz)和STS-1 (51.84MHz)时钟。这个输入参考频率可以是51.84MHz、44.736MHz或34.368MHz。这些内部导出的时钟可被用作LIU和抖动抑制器的基准，还可送到片外供外部系统使用。

配置CLAD

如果要使用DS318x的LIU，就需要CLAD提供时钟给DS318x的接收LIU。可通过GL.CR2寄存器中的CLAD位来配置DS318x的CLAD。在此情况下，用户必须向CLKA引脚提供一路DS3、E3或STS-1时钟。

至少，用户必须提供三种频率(DS3、E3、STS-1)中的一种给CLKA引脚。CLAD[3:0]位告诉PLL加到引脚上的频率是多少。图1表示DS318x的CLAD单元。

图1. DS318x的CLAD单元

FM位(位于PORT.CR2内)控制CLAD输出并供给LIU和发送器的时钟的选择。CLAD为设计者提供了最大的灵活性。系统只需提供三种时钟速率中的任意一种，就可用CLAD产生所需要的所有时钟。

也可以关闭CLAD，而从外部通过CLKA、CLKB和CLKC引脚输入全部三种时钟。当CLAD被关闭后，三路参考时钟(DS3、E3和STS-1)分别被馈送到CLKA、CLKB和CLKC引脚。如果三种频率中的任何一种不会用到，就无需将其送入CLAD时钟引脚了。

CLAD的CLAD MODE输入由CLAD[3:0]控制位(位于GL.CR2寄存器)组成，它们决定了各引脚作为输入还是输出，以及各个引脚上的时钟速率。详细信息参见表1。

当CLAD[3:0] = 00XX时，PLL电路被关闭，时钟输入引脚(CLKA, CLKB和CLKC)上的信号被用作内部LIU的参考时钟。当CLAD[3:0] = (01XX或10XX或11XX)时，零、一或二个PLL电路被使能，根据CLAD[3:0]位、帧模式(FM[5:0])和线路模式控制位(LM[2:0]，位于PORT.CR2)的设定产生内部电路需要的时钟。

线路模式位选择主端口－接口的工作模式。如果不需要向CLAD时钟输出引脚输出某个时钟频率，或向LIU提供某个频率的参考时钟，那用来产生该时钟的PLL就可以关闭并进入掉电模式。

CLAD配置寄存器

下面简单介绍一下用于配置CLAD的两个寄存器。

寄存器名：GL.CR2
寄存器描述：全局控制寄存器2
寄存器地址：004h

Bit #	15	14	13	12	11	10	9	8
Name	-	-	-	G8KRS2	G8KRS1	G8KRS0	G8K0S	G8KIS
Default	0	0	0	0	0	0	0	0
Bit #	7	6	5	4	3	2	1	0
Name	-	-	-	-	CLAD3	CLAD2	CLAD1	CLAD0
Default	0	0	0	0	0	0	0	0

位3到0：CLAD I/O模式[3:0] (CLAD[3:0])

这些位用于控制CLAD时钟I/O引脚CLKA、CLKB和CLKC。这些寄存器位决定了使用哪个时钟来从LIU线路中恢复接收时钟。详情见表1。

表1. CLAD I/O引脚译码

GL.CR2	CLKA PIN	CLKB PIN	CLKC PIN
CLAD[3:0]	CLKA PIN	CLKB PIN	CLKC PIN
00 XX	DS3 clock input	E3 clock input	STS-1 clock input
01 00	DS3 clock input	Low output	Low output
01 01	DS3 clock input	E3 clock output	Low output
01 10	DS3 clock input	Low output	STS-1 clock output
01 11	DS3 clock input	STS-1 clock output	E3 clock output
10 00	E3 clock input	Low output	Low output
10 01	E3 clock input	DS3 clock output	Low output
10 10	E3 clock input	Low output	STS-1 clock output
10 11	E3 clock input	STS-1 clock output	DS3 clock output
11 00	STS-1 clock input	Low output	Low output
11 01	STS-1 clock input	E3 output	Low output
11 10	STS-1 clock input	Low output	DS3 clock output
11 11	STS-1 clock input	DS3 clock output	E3 clock output