狠甩三星！台积电推出5纳米开放创新平台设计架构

随着台积电抢先进入7纳米制程，且全程采用EUV技术的5纳米制程也已进入试产后，不仅制程技术已与英特尔平起平坐，更是将三星狠甩在后。

台积电制程技术领先幅度持续扩大，3日正式宣布在开放创新平台(Open Innovation Platform；OIP)之下推出5纳米设计架构的完整版本，协助客户实现支持下一世代先进行动及高效能运算应用产品的5纳米系统单芯片设计，目标锁定具有高成长性的5G与人工智慧(AI)市场。

全球7纳米以下先进制程战场，只剩下台积电、三星(Samsung Electronics)以及英特尔(Intel)等3家参赛者，不过，随着台积电抢先进入7纳米制程，且支持极紫外光(EUV)微影技术的7纳米加强版(7+)制程已按既定时程于3月底量产，而全程采用EUV技术的5纳米制程也已进入试产后，不仅制程技术已与英特尔平起平坐，更是将预计2020年才会进入7纳米EUV世代的三星狠甩在后，在晶圆代工版图可望进一步扩大。

台积电3日宣布，在开放创新平台之下推出5纳米设计架构的完整版本，协助客户实现支持下一世代先进行动及高效能运算应用产品的5 纳米系统单芯片设计，目标锁定具有高成长性的5G与AI市场。电子设计自动化及矽智财领导厂商与台积电已透过多种芯片测试载具合作开发并完成整体设计架构的验证， 包括技术档案、制程设计套件、工具、参考流程、以及矽智财。

台积电5纳米制程已进入试产阶段，能够提供芯片设计业者全新等级的效能及功耗最佳化解决方案，支持下世代的高阶行动及高效能运算应用产品。相较于7纳米制程，5纳米创新的微缩功能在ARM Cortex-A72 的核心上能够提供1.8倍的逻辑密度， 速度增快15%，在此制程架构之下也产生出优异的SRAM及类比面积缩减。

5纳米制程享有极紫外光微影技术所提供的制程简化效益，同时也在良率学习上展现了卓越的进展，相较于台积电前几代制程，在相同对应的阶段，达到了最佳的技术成熟度。

台积电5纳米设计架构包括5纳米设计规则手册、SPICE模型、制程设计套件、以及通过矽晶验证的基础与介面矽智财，并且全面支持通过验证的电子设计自动化工具及设计流程。在业界最大设计生态系统资源的支持下，台积电与客户之间已经展开密集的设计合作，为产品设计定案、试产活动与初期送样打下良好基础。

台积电研究发展与技术发展副总经理侯永清表示，台积电5纳米技术能够提供客户业界最先进的逻辑制程，助其解决AI及5G所带动对于更多运算能力的需求。在5纳米世代，设计与制程需要密切的共同最佳化，因此，台积电与设计生态系统夥伴紧密的合作，以确保在客户需要时能够提供经由验证的矽智财组合与电子设计自动化工具。

最新的5纳米制程设计套件目前已可取得用来支持生产设计，包括电路元件符号、参数化元件、电路网表生成及设计工具技术档案，能够协助启动整个设计流程，从客制化设计、电路模拟、实体实作、虚拟填充、电阻电容撷取到实体验证及签核。

台积电与设计生态系统夥伴合作，包括益华(Cadence)、新思科技(Synopsys)、Mentor Graphics、以及ANSYS，透过台积电开放创新平台电子设计自动化验证专案来进行全线电子设计自动化工具的验证，此验证专案的核心涵盖矽晶为主的电子设计自动化工具范畴，包括模拟、实体实作(客制化设计、自动布局与绕线) 、时序签核(静态时序分析、电晶体级静态时序分析)、电子迁移及压降分析(闸级与电晶体级) 、实体验证(设计规范验证、电路布局验证)、以及电阻电容撷取。透过此验证专案，台积电与电子设计自动化夥伴能够实现设计工具来支持5纳米设计法则，确保必要的准确性，改善绕线能力，以达到功耗、效能、面积的最佳化，协助客户充分利用台积电5纳米制程技术的优势。

除了工具验证外，台积电也携手电子设计自动化夥伴完成更进一层的设计流程验证，透过完备的工具与流程的开发、改善及验证，台积电的客户采用5纳米制程技术能够拥有最佳的解决方案将设计付诸实作，缩短设计周转时间，达到首次投片即成功的目标。此外，台积电也提供参考流程支持行动及高效能运算应用，针对新的设计方法以提升设计的品质与效率。

另外，5纳米设计架构提供完备的矽智财组合，准备支持先进行动领域及高效能运算应用的需求。基础矽智财包括高密度及高效能的标准资料库组与记忆体编译器，已可从台积电及其矽智财生态系统夥伴取得。台积电矽智财夥伴也提供介面矽智财核心，支持行动运算及高效能运算。目前台积电客户可经由TSMC Online下载整个台积电5纳米设计架构。

为进一步支持台积电5纳米设计架构的生产版本，Cadence 已通过台积电最新的5纳米1.0版本验证过程，并且提供矽智财及整合的工具、流程及方法，来支持传统与云端环境，包括台积电的开放创新平台虚拟设计环境，以确保客户能够拥有无间缝的使用者经验。

对比之下，三星半年前就宣布7纳米EUV制程进入量产，但迄今却未见真正采用的产品，包括三星最新手机也未使用自家7纳米EUV制程。而据日前三星公布的资料显示，华城厂区预计2019年底才会全面完工，也就是中7纳米EUV制程真正大量生产时程将是在2020年中，目前客户也只有与其达成合作协定的IBM，由于制程已落后台积电，苹果(Apple)、高通(Qualcomm)、NVIDIA等应不会在7纳米EUV世代中冒险转单三星，而超微(AMD)更早已宣布7纳米以下全面拥抱台积电，其他如赛灵思(Xilinx)、恩智浦(NXP)、德仪(TI)，以及在智慧型手机战场与三星厮杀的华为，更不会与三星合作。市场也预期，砸下重金投入7纳米以下制程的三星，杀价抢客户势在必行，其良率和台积电产能表现将是对战关键。

来源：Digitimes