决战FinFET芯片 三星台积电谁将突围

　　目前半导体业界中，晶圆代工领域最热门的话题就是高通 （Qualcomm） 新的手机芯片代工订单花落谁家？以及苹果 iPhone 6的 A8 芯片后续动向，韩厂三星与台厂台积电之间的新制程竞争，越演越烈，双方都在20纳米 （nm） 以下制程抢攻订单，并设法让新制程 16nm、14nm等世代脚步加速，以求击败对手取得关键零组件订单。

　　先前三星在争取 iPhone 6 的 A8 其实失利，苹果选择了台积电，但在 2014 年初台积电的 20nm 良率也还不稳定，当时苹果有回头跟三星谈A8也局部让三星生产的可能性。

　　不过，三星决定不积极抢攻20nm，选择直接攻取14nm制程与苹果下一代的处理器芯片 A9。现阶段14nm 的成熟度、进度已经不错，领先台积电的16nm进度，对于争取到苹果下一代的 A9 处理器有相当高的机会。因此 2015 年下半年之后可能影响台积电目前的Apple订单。

　　科技新报在苹果新处理器于半导体圈获得的资料显示，1x 纳米的 A9 处理器大规模样用是 2016 年的事，未来下一颗 20 纳米制程的苹果 Ax 系列处理器，其实还是 A8 的改良版，姑且称之为 A8X 吧。

　　三星积极强化零组件与半导体代工事业

　　未来韩厂三星的构想是，让该公司原本过度压宝在智慧型手机上的态势，转变成对全球稳定的零组件供应者，同时连晶圆代工也是一流的稳定供应者。同时，在规则上，与设备厂合作，还有拥有晶圆代工技术的大厂合作，设法让联盟的技术授权采更开放的态度，也对台积电会造成一些影响。

　　除了日前传出美国大厂高通新芯片将采用三星的14nm FinFET，绘图处理器大厂AMD、Nvidia也传出有意愿使用三星的新制程。

　　三星目前在14nm已有二个版本，第一版研发完成，改良版正在开发中，这是要解决第一版的问题，并缩小Die size。由于进度比台积电快，台积电才因此进行夜鹰计划，三班制赶进度，不然可能在这个次世代制程无法击败三星。

　　高通的确切动向将透漏玄机

　　根据半导体业界的情报，高通既然已经在三星投片试产14nm制程芯片，数量虽然不多，但已经是一个好的开始。但会不会继续在台积电维持友好关系，高通同样在***也有投片试产新制程，但可能进度没有在三星的快。由于业界有其他半导体芯片厂商的失败经验，高通目前这种多合作夥伴的规则可能还是得做，但最后会选择技术力与稳定度高的为主要代工合作夥伴。

　　换言之，2015年的14nm/16nm 等级的竞争，三星有部份领先台积电的态势，但台积电也积极加速16nm制程，并且提前10nm制程计划，能否击退三星，仍需要时间观察。

　　延伸阅读

　　FinFET的介绍

　　十多年前，技术人员便已经开始研究与FinFET以及其它与下一代晶体管结构技术有关的技术，不过今年5月份，Intel将这项技术从阳春白雪的研究室搬 到了面向市场和公众的大舞台上。虽然他们让三栅技术走向前台的动机未必纯洁--从很大程度上看是为了在移动设备芯片市场向ARM阵营施压，而不是为了改善 电路设计，减小半导体器件信噪比，推动半导体技术向前发展等冠冕堂皇的目的。

　　从本质上说，Intel口中所谓前无古人的三栅技术，在业内专家的眼里看来其实就是一种彻头彻尾的FinFET技术，其与人们已经研究了十多年的 FinFET并没有本质的区别。一位专家表示：“其实业内所有的厂商都在开发FinFET技术，两者唯一的区别就是Intel的那一套鼓动人心的说辞。”

　　总的来看，其实包括FinFET在内的所有下一代晶体管结构技术，其革新的思路都是基于全耗尽型沟道的理念。简单地说，全耗尽沟道技术令栅极对沟道处形成 电场的控制能力大为增强，在栅极的控制下，当器件需要处于关闭状态下时，沟道中所有的载流子均会被耗尽，这样沟道将不再具备任何导电能力，也就意味着晶体 管漏源极导电通路的彻底关闭。

　　那么全耗尽沟道技术又是如何做到这一点的呢？在传统的部分耗尽型平面晶体管中，由于漏源极与硅衬底形成反偏的PN结结构，因此其周围有耗尽层结构存在，加 上沟道的深度有限，这样沟道处的电场就会受到这些因素的干扰而偏离理想的状态。要解决这个问题，可以采用令沟道区域的硅膜厚度极薄，薄到与沟道的深度相 同，并且拉大沟道与漏极反偏结的距离的方法，来构造全耗尽型的沟道区。

　　FinFET的解决方法是另沟道从硅衬底表面竖起，形成垂直型的沟道结构（又被人们形象地称为Fin-鳍片），然后再在鳍片表面构造栅极。FinFET的鳍片厚度极薄（如图2），且其凸出的三个面均为受控面，受到栅极的控制。这样，栅极就可以较为容易的在沟道区构造出全耗尽结构，彻底切断沟道的导电通路。

　　FinFET器件实现了从130nm节点人们便一直梦寐以求的极高伏安性能。但是这种技术同时也带来了新的问题。如何制造符合要求的FinFET器件便是 难题之一。应用材料公司的高管Klaus Schuegraf为此警告称：“如何制作FinFET的鳍片结构，以及如何在后续的制程工序中保持鳍片的完整性是一项非常困难的任务。你必须解决如何完 成高深宽比结构的蚀刻，如何将杂质均匀地掺杂到三维表面，如何在鳍片上生成复杂多层结构的栅极，并且保证栅极的形状与鳍片完全贴合等等问题。要解决这些问 题，就必须对材料，生产设备进行改进。虽然用于制造FinFET器件的掩膜板数量并不会增加很多，但是制造工序的数量则一定会增加。”

　　FinFET给芯片设计者带来的新问题：

　　不仅如此，芯片的设计者们也会遇到一些新问题。在FinFET设计的电路中，鳍片的宽度将会是电路中最小的制程尺寸参数。在目前的光刻技术条件下，为了形 成鳍片结构，就必须使用双重成像技术（具体点说，很可能是采用SADP自对准双重成像工艺）。而据Schuegraf介绍，双重成像技术的实现要求芯片设 计者在设计芯片时采用非常严格的设计准则。Intel器件研发部门的经理Mike Mayberry则称：“大部分设计准则都是为了改善对光刻工艺的兼容性而设置的。一旦你学会如何设计22nm节点电路Layout，那么在面对三栅时你 只需要注意留心少量专设的设计准则即可。”

　　对电路设计者而言，FinFET技术也会带来一些变化。其中最明显的变化之一是，在试图增大管子的驱动能力时，过去简单增加线路宽度的方法在三栅中已不再 适用，FinFET器件中鳍片的高度和宽度必须保持不变，而以增加鳍片数量的方法，来增加器件的驱动能力。这是由于芯片中所有鳍片的高度尺寸都必须由同一 次抛光工序来进行定义，无法对个别鳍片的高度进行拔高或降低处理。

　　而鳍片的宽度尺寸也有类似的情形。Dixit介绍说，鳍宽无法自由调节的原因并不仅是由于光刻技术方面的限制，鳍宽的增加还会影响到MOSFET门限电压的变化。如果你试图增加鳍片的宽度来增加器件的驱动电流，那么器件的门限电压也会发生改变。

　　反过来看，这也意味着在FinFET的制造过程中必须保证鳍片的宽度和高度必须保持一致，否则便会对器件的门限电压等性能参数造成影响，导致电路中各个晶体管的性能参数彼此差异过大。

　　要增加器件的驱动能力，你只能采用增加并联的鳍片数量的方法来达到目的。而由于每个鳍片传输的电流是一个固定值，这也意味着器件驱动能力只能以这一定值为 单位进行增减，这对电路设计者，尤其是一些定制型模拟电路的设计者而言显然是一个令人不快的限制。不过Intel看起来似乎并没有因此而感到担心，他们表 示：“我们已经针对开关型和放大器型两种应用，对我们的三栅电路进行了调整。因此我们认为只有在极少数的情况下，才需要对电路设计进行调整。”

　　相比之下，其它的业内专家在这方面的态度则显得悲观许多，比如IMEC组织的执行副总裁Ludo Deferm就表示说：“要得到较高的驱动电流，你必须将多个鳍片并联在一起，这就需要在多个FinFET之间设置互联线路。但是在高频条件下工作时，由 互连线造成的电路电阻增加则会影响到电路的性能。”