好的，这是 74LS112 双 JK 负边沿触发触发器（带置位和清零） 的引脚图描述和功能说明：
芯片概述
- 型号： 74LS112
- 类型： 双 JK 主从触发器 (Dual JK Master-Slave Flip-Flop)
- 封装： 常见为 16引脚 DIP（双列直插）封装。
- 触发方式： 负边沿触发 (在时钟脉冲 CP 的 下降沿 改变状态)。
- 特点： 每个触发器都有独立的 异步置位 (PRESET, PR) 和 异步清零 (CLEAR, CLR) 输入（低电平有效），以及 数据 (J 和 K) 输入。输出为标准的 Q 和 Q非 (互补输出)。
引脚图 (16-Pin DIP 封装)
假设芯片缺口在上方或左侧有标识点，引脚编号从左下角（标识点旁）开始逆时针排列：
+-----+--+-----+
1CLR |1 +--+ 16| Vcc (+5V)
1K |2 15| 2CLR
1J |3 14| 2K
1CP |4 13| 2J
1PR |5 74LS112 12| 2CP
1Q |6 11| 2PR
1Q非 |7 10| 2Q
GND |8 9| 2Q非
+--------------+引脚功能列表：
| 引脚号 | 引脚名称 | 类型 | 功能描述 |
|---|---|---|---|
| 1 | 1CLR | 输入 | 触发器1 异步清零 (CLEAR)。低电平有效。当为低电平时，强制 Q 输出为低 (0)，Q非 为高 (1)，独立于时钟 (CP) 状态。 |
| 2 | 1K | 输入 | 触发器1 数据输入 K。高或低电平有效。与 J 一起，在时钟下降沿时决定触发器的次态 (Qn+1)。 |
| 3 | 1J | 输入 | 触发器1 数据输入 J。高或低电平有效。与 K 一起，在时钟下降沿时决定触发器的次态 (Qn+1)。 |
| 4 | 1CP | 输入 | 触发器1 时钟输入 (CLOCK PULSE)。负边沿触发。状态变化发生在该引脚信号的 下降沿 (高电平 -> 低电平)。 |
| 5 | 1PR | 输入 | 触发器1 异步置位 (PRESET)。低电平有效。当为低电平时，强制 Q 输出为高 (1)，Q非 为低 (0)，独立于时钟 (CP) 状态。 |
| 6 | 1Q | 输出 | 触发器1 标准输出 Q。 |
| 7 | 1Q非 (1/Q) | 输出 | 触发器1 反相输出 Q非。Q 的互补输出。 |
| 8 | GND | 电源 | 接地 (0V)。 |
| 9 | 2Q非 (2/Q) | 输出 | 触发器2 反相输出 Q非。 |
| 10 | 2Q | 输出 | 触发器2 标准输出 Q。 |
| 11 | 2PR | 输入 | 触发器2 异步置位 (PRESET)。低电平有效。功能同 1PR (引脚5)，作用于第二个触发器。 |
| 12 | 2CP | 输入 | 触发器2 时钟输入 (CLOCK PULSE)。负边沿触发。功能同 1CP (引脚4)，作用于第二个触发器。 |
| 13 | 2J | 输入 | 触发器2 数据输入 J。功能同 1J (引脚3)，作用于第二个触发器。 |
| 14 | 2K | 输入 | 触发器2 数据输入 K。功能同 1K (引脚2)，作用于第二个触发器。 |
| 15 | 2CLR | 输入 | 触发器2 异步清零 (CLEAR)。低电平有效。功能同 1CLR (引脚1)，作用于第二个触发器。 |
| 16 | Vcc | 电源 | 正电源电压 (+5V)。 |
功能表
以下是单个触发器的功能表 (PRESET 和 CLEAR 低电平有效, ^ 表示下降沿, X 表示任意状态 - 高或低电平均可, Qn 表示当前状态, Qn+1 表示时钟下降沿后的状态)：
| PR (异步置位) | CLR (异步清零) | CP (时钟) | J | K | Qn+1 (次态) | Q非n+1 (次态) | 工作模式 |
|---|---|---|---|---|---|---|---|
| L (0) | H (1) | X | X | X | H (1) | L (0) | 异步置位 (Set)：强置 Q=1 |
| H (1) | L (0) | X | X | X | L (0) | H (1) | 异步清零 (Clear/Reset)：强置 Q=0 |
| L (0) | L (0) | X | X | X | H (1) | H (1)⁺ | 无效状态 (Invalid)：Q和Q非同时为高，避免使用！ |
| H (1) | H (1) | ↓ ^ | L | L | Qn | Q非n | 保持 (Hold)：状态不变 |
| H (1) | H (1) | ↓ ^ | L | H | L (0) | H (1) | 清零 (Reset)：置 Q=0 |
| H (1) | H (1) | ↓ ^ | H | L | H (1) | L (0) | 置位 (Set)：置 Q=1 |
| H (1) | H (1) | ↓ ^ | H | H | Q非n | Qn | 翻转 (Toggle)：状态取反 (计数) |
重要说明：
- 异步优先：
PRESET (PR)和CLEAR (CLR)是 异步 控制输入。当它们有效时（低电平），立即且独立于时钟 (CP) 和 数据输入 (J, K) 地改变触发器的输出状态。只有当PR = H (1)且CLR = H (1)时，触发器才会在时钟CP的 下降沿 根据当前的J和K输入状态更新其状态（即执行功能表下半部分的逻辑）。 - 同步操作： 表的后4行描述了在
PR = H且CLR = H时，时钟下降沿 (↓) 根据J/K输入进行的 同步 操作。 - 避免无效状态： 绝对不要同时将
PR和CLR都置为低电平 (L)，这将导致Q和Q非同时为高电平 (H)，这是一个 不稳定且违反逻辑 的状态，可能损坏芯片或导致不可预测的行为。 - 触发时刻： 状态变化仅发生在时钟信号的 下降沿（从高到低的瞬间）。
功能简述
- 强制设置 (Set)：
PR= 低 (0),CLR= 高 (1) -> 强制Q = 1,Q非 = 0(立即生效，无视时钟)。 - 强制清零 (Reset)：
PR= 高 (1),CLR= 低 (0) -> 强制Q = 0,Q非 = 1(立即生效，无视时钟)。 - 保持 (Hold)：
PR= 高 (1),CLR= 高 (1), 时钟下降沿时J = K = 0-> 输出保持原状态不变 (Qn+1 = Qn)。 - 清零 (Reset)：
PR= 高 (1),CLR= 高 (1), 时钟下降沿时J = 0,K = 1-> 输出Qn+1 = 0,Q非n+1 = 1。 - 置位 (Set)：
PR= 高 (1),CLR= 高 (1), 时钟下降沿时J = 1,K = 0-> 输出Qn+1 = 1,Q非n+1 = 0。 - 翻转/计数 (Toggle)：
PR= 高 (1),CLR= 高 (1), 时钟下降沿时J = 1,K = 1-> 输出状态翻转 (Qn+1 = Q非n)。这是构成计数器的基础。
希望这份详细的中文说明能帮助你理解和使用 74LS112 芯片！
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