crc校验fpga

module CRC16_Serial (
    input        clk,
    input        rst,
    input        data_in,      // 串行输入数据
    input        data_valid,   // 输入有效标志
    output reg [15:0] crc = 16'hFFFF  // 初始值0xFFFF
);

// 多项式：x^16 + x^15 + x^2 + 1 (0x8005)
always @(posedge clk) begin
    if (rst) begin
        crc <= 16'hFFFF;       // 复位时初始化
    end
    else if (data_valid) begin
        crc[0]  <= crc[15] ^ data_in;
        crc[1]  <= crc[0];
        crc[2]  <= crc[1] ^ crc[15] ^ data_in;  // 多项式中的x^2项
        crc[14:3] <= crc[13:2];                 // 直通位
        crc[15] <= crc[14];                     
    end
end
endmodule

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