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漫谈火牛

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2018-06-11 19:48:01

EMF测量技术漫谈

今天,我们来谈谈“超级豪华电车”的EMF测量。电车,早也是有跨入百万级别的了。虽不豪华,但“壕”啊。你要说,不稀奇啊,那也不过是新能源车。nonono,我要说的是千万级别的电车。你要说,这不就是轨道交通么套路那么多造价呢是高,但品牌“豪”在哪里呢?那就让我来给你举举栗子~看看下面这则2005年的报道——上海地铁4号线,被地铁迷称为“奶嘴”,仔细看看这青蛙眼造型的头灯,是不是似曾相识?没错,这车就是保时捷公司设计,西门子公司生产的。坐地铁的冷知识,又增加了~~~然而,我要问一句了,坐了那么多年的豪车,这些汽车由于低频磁场所带来的影响,你是否忧虑过?工程师们是否关注过?电磁场辐射是否超标了?对于轨道交通, 无论是乘客还是工作人员,都可能会接触到轨道交通环境中的电磁场(EMF),其辐射水平高于我们正常日常生活中。所以EMF水平的测量和评估对于避免乘客和工作人员的过度暴露就非常重要了,要确保其保持在既定的最大限值以下。各个专业的国际组织或国家也纷纷制定了相关的标准,以保证人类的健康。我们已经知道多个限值标准,ICNIRP 1998/2010/2020,IEEE C95以及中国的GB8702-2014等。它们规定了0- 300GHz范围内的电磁场辐射相对于人的限值要求。而不同行业的测试参考这些标准限值,再定义自己的测试方法和评估。那轨道交通方面,究竟有哪些测试标准?关于「标准&测量」你需要知道的对于轨道交通,相关的测试标准主要有:欧洲标准 EN 50500:2008/A1:2015欧洲电工委员会IEC 62597:2019《铁路环境中电子电气设备产生的与人体接触有关的磁场水平的测量程序》中国标准GB/T 32577-2016《轨道交通有人环境中电子和电气设备产生的磁场强度测量方法》TB/T 3351-2014《动车组内低频磁场限值与测量方法》轨交方面标准对于以上标准内容进行总结,可以发现测试要求和方法大体一致。● 测试频率范围:0–20kHz(主要包括机车车辆、牵引供电设备、信号设备,不过由于信号设备的功率相对其他源较低,一般会忽略)● 测量场:DC直流/AC交流磁场(20kHz以内,磁场占主导作用)● 测试限值参考:ICNIRP,IEEE(不同测试标准)● 测试位置1)机车车辆:内部与外部测量2)既有的地面装置:包括既有地面装置的测量和最坏条件情况(如桥梁、平交道口、接触网中最大可能的电流和第三轨等)● 测量设备:支持直流磁场的三轴同向探头;支持100cm2且频率范围满足5Hz–20kHz的三轴同向探头;空间测量;数据记录等要求我们再分各种位置展开看一下具体测量方法。轨交车辆车辆内部:a)工作人员区域:测量应在排放源(例如电源转换器、电力电缆和电力电感器)附近进行,例如驾驶座,或进行修理工作的区域等。● 测量高度应为离地面0.9米和1.5米● 水平测量与墙壁的距离应为0.3米或工人必须定位的最小距离(>0.3米)b)乘客区域:测量应在公众/乘客最接近列车排放源(例如电力转换器,电力电缆和电力电感器)的位置进行。● 测量高度应为离地面0.3米、0.9米和1.5米● 到墙壁的测量距离应为0.3米或与公众的最小距离(>0.3米)车辆外部:工作人员/乘客区域:● 测量应在距离列车发射源(例如,电源转换器,电源电缆和功率电感器)最近的位置,在0.3米的水平距离处进行● 从距离运行轨道顶部的0.5米,1.5米和2.5米的高度处测量● 一般公众的测量不应在第三条铁轨相对于铁轨的同一侧进行既有装置开放的铁道线:与公众有关的测量应在下表所述的水平距离处进行。如果最接近的访问距离比这些距离更远,则使用最小可访问距离。测量高度应高于地面1.5米(理解为公众可能站立的地方)。靠近固定电源装置的区域:测量应在工作人员或公众可能在的最接近固定供电设施(如变电站)的排放源的位置进行。● 测量高度为距离公众区域0.3米、0.9米和1.5米● 专门供工人使用的区域的测量高度为0.9米和1.5米● 与墙壁或围栏的水平测量距离为0.3米或与公众和工人所在区域的最小距离(>0.3米)站台● 测量高度:距平台水平以上0.9米和1.5米● 水平距离:距平台边缘0.3米以上是关注公共交通中的轨道交通的EMF测试情况。说完轨交,咱一定得说说汽车和公交车。毕竟这两种出行方式的EMF电磁辐射的相关标准也同样重要。车辆电磁场测量方法近些年主要的热度标准就是 GB/T 37130-2018 “车辆电磁场相对于人体曝露的测量方法”。● 测量频率范围:10Hz – 400kHz● 测量针对的车辆:L、M、N类汽车、公交车辆等● 测量设备:频率范围满足要求;各向同性磁场探头外径不超过13cm。频率分辨率要求如下图:● 测试位置:以M类乘用车为例,如下图。主要围绕座椅头枕中心、靠背中心、座垫中心、脚部空间区域四个子区域这样的座椅7点位展开测试。另外就是中控位置以及新能源汽车的充电接口区域。乘用车测量点位● 测量限值:GB8702-2014以及ICNIRP等。还有一些整车企业参考标准制定的一些企业标准。所以,无论你是坐在地铁车厢亦或是伫立站台,还是开着自己的爱车。电磁辐射的风险都已经在EMF标准的安全防护下被及时排除。那么到底是用什么测量的呢?在为您展示飘洋过海来自西班牙Wavecontrol公司的手持式电磁场强测量仪SMP3之前,大致先说说如下几个 优秀特质 。测量范围DC – 60GHz,RMS均方根值和各向同性的场强探头;DC –10MHz,实时FFT频谱分析;加权峰值测量法(WPM),实时限值对比的百分比结果显示;根据国际/国家标准限值评估测量结果:GB 8702、ICNIRP、IEEE C95、2013/35/EU、FCC等「SMP3」推荐SMP3电磁场强测量仪可以搭配Wavecontrol公司的所有场强探头,以满足0 – 60GHz宽频率范围的测试场景。频谱分析及WPM加权峰值测量功能更是可以达到10MHz频率范围。2022年12月推出的SMP3SMP3及各探头电场或磁场测量频率范围见下图:无论是轨道交通,还是小汽车或公交车,SMP3手持式电磁场强测量仪都可以符合标准,并按照标准要求的方法进行测试。下面让我们继续展开来看。—轨道交通前面也给大家按照轨道交通标准所要求不同位置的测试,提供了相应的现场测试图。主要是0–20kHz的DC直流和100cm2的AC交流磁场的测试。1、SMP3 + WPH-DC探头(DC – 40kHz),可以满足DC直流静态磁场测试要求。2、SMP3+WP400探头(1 – 400kHz)AC交流磁场时域测试、FFT测试——“ The SMP3 field meter provides the most advanced features and technology on the market, designed for users who need high-quality measurements, ease of use and good reporting tools.”( SMP3场强仪提供先进的功能和技术,专为注重高质量测量、良好设备易用性及优秀报告工具的用户而设计 。)”汽车/公交等车辆依据GB/T 37130或其他标准测试汽车/公交等车辆电磁场。可自由选择单个点位或多个点位同时测试。1、单点位测试:SMP3+WP400C探头(1-400kHz,支持标准包括GB8702-2014及ICNIRP等)+5米/10米探头延长线(方便远距离操作)+Wavecontrol Streamer实时测试软件(频率分辨率达1Hz)。可实时导出测试结果。SMP3+WP400C探头+延长线2、多点位同时测试:(最高可满足车辆座椅7点位同时测试)。可节省逐点测试消耗的时间,并实时可导出所有点位的时域和频域测试结果。即SMP37+WP400C7+2米/5米延长线*7+Wavecontrol Streamer软件。其实SMP3手持式电磁场强测量仪的测试应用场景不仅于此。家电、医疗、电网、能源、国防等其他各行各业,都可以用这样的产品,以后有机会再为大家一一介绍。相信拥有或即将拥有这样一套系统的你,一定能够轻松驾驭轨交、汽车EMF测试,降低车辆电磁场辐射,始终符合标准要求,让产品以最快的速度上市,这也是我们科电所致力的。
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2014-03-03 13:33:43

【设计技巧】FPGA架构设计漫谈

本帖最后由 Nancyfans 于 2019-8-9 16:56 编辑 线上线下培训课程推荐课程名称:FPGA周六班,快速入门FPGA课程链接:http://url.elecfans.com/u/97edd21e88(一)流驱动和调用式架构设计是每个FPGA工程师都要面临的第一关。经常有这样的项目,需求分析,架构设计匆匆忙忙,号称一两个月开发完毕,实际上维护项目就花了一年半时间。主要包括几个问题,一,性能不满足需求。二,设计频繁变更。三,系统不稳定,调试问题不收敛。磨刀不误砍柴工,FPGA设计的需求分析是整个设计第一步。如何将系统的功能需求,转换成FPGA的设计需求,是FPGA架构设计的首要问题。首先, 需要明确划分软件和硬件的边界。软件主要处理输入输出、界面显示、系统管理、设备维护。而FPGA则负责大数据流的处理。如果使用几百元FPGA实现了一个十几元单片机就能完成的功能,就算实现的非常完美,那么这是一个什么样的神设计?任何一个项目都要考虑成本,研发成本、物料成本、维护成本等等。FPGA的使用位置必定是其他器件难以企及的优势。因此对于一个FPGA架构设计,其首先需要考虑就是性能,如没有性能的需求,其他的处理器ARM就可能替代其功能。其次就是接口,用于处理器扩展其没有的接口,作为高速接口转换。最后,需要考虑就是可维护性,FPGA的调试是非常耗时的,一个大型的FPGA的编译时间在几小时甚至更高(通过嵌入式分析仪抓信号,每天工作8小时,只能分析两到三次)。而软件调试只需make,编译时间以秒来记(这个问题可以通过提升编译服务器性能改善而不能消失,本质上要考虑可测性设计)。如果不考虑维护性和可测性,调试成本和压力就非常之大。通常,FPGA的大部分架构设计可以采用数据流驱动的方式来实现,例子1,假设一个实现视频解压缩FPGA的设计,输入是无线接口,输出为显示屏。那么输入输出的接口基本就能确定。以数据流为驱动可以粗略划分,输入接口->解压缩模块->视频转换模块->显示接口。如需要视频缓冲,则确定是否需要连接外部存储器。那就需要确认在什么位置进行数据的缓冲。通过要支持显示的画面的质量,就能确认最大码流,同样可以计算视频解压模块和转换模块的计算能力,从而导出所需的内部总线宽度,系统频率,以及子模块个数等等。例子2,某支持通过有线电视网上网电视IP网关,同样也是输入的普通IP网络,输出为有线调试网的调试解调器。将IP报文等长填充后,在固定时隙内送入有线电视网中,同样也是基于数据流驱动的方式。数据流驱动式架构,可以作为FPGA设计中一个最重要的架构。通常来说应用于IP领域、存储领域、数字处理领域等较大型FPGA设计都是数据流驱动式架构,主要包括输入接口单元,主处理单元,输出接口单元。还可能包括,辅助处理单元、外部存储单元。这些单元之间一般采用流水式处理,即处理完毕后,数据打包发完下一级处理。其中输入输出可能有多个,此时还需要架构内部实现数据的交换。另一种较为常用的架构方式为调用式架构,即一般FPGA通过标准接口如PCI、PCI-E,CPCI,PCI-X,EMIF等等。各种接口,FPGA内部实现某一加速单元,如视频加速,数据处理,格式转换等操作。这种结构基本基本围绕FPGA接口、加速单元展开,属于数据的反馈类型,即处理完数据又反馈回接口模块。其他虽然各型各样,如SOPC,如各型接口,但本质上其都是为上述架构服务的,或做配置管理替代外部CPU,或在数据流中间传递中间参数。或在内部实现CPU+协处理器的架构,因此说,无他变化。孙子兵法云:“兵无常势,水无常形”。但是对于一种设计技术来说,没有一种固定演进的架构和设计,那么项目的整个设计层次总是推到重来,从本质上说,就是一种低水平重复。如果总结规律,提炼共性,才能在提升设计层次,在小作坊中取得大成果。(二)稳定压倒一切敏捷开发宣言中,有一条定律是“可以工作的软件胜过面面俱到的文档”。如何定义可可以工作的,这就是需求确定后架构设计的首要问题。而大部分看这句话的同志更喜欢后半句,用于作为不写文档的借口。FPGA的架构设计最首先可以确定就是外接接口,就像以前说的,稳定可靠的接口是成功的一半。接口的选择需要考虑几个问题。1,有无外部成熟IP。一般来说,ALTERA和XILINX都提供大量的接口IP,采用这些IP能够提升研发进度,但不同IP在不同FPGA上需要不同license,这个需要通过代理商来获得(中国国情,软件是不卖钱的)。2,自研接口IP,能否满足时间、进度、稳定性、及兼容性的要求。案例1: 设计一个网络接口在逻辑设计上相对简单,比如MII接口等同于4bit数据线的25MHZ样,而RGMII可以使用双沿125Mhz的采样专用的双沿采样寄存器完成(使用寄存器原语)。但是如何支持与不同PHY连接一个兼容性问题(所谓设计挑PHY的问题,这个问题后面详述)。案例2: CPU通过接口连接FPGA时,如果CPU此时软复位,则有管脚会上拉,此时如果该管脚连接FPGA接口是控制信号且控制信号高电平有效,则此时FPGA逻辑必然出错。同样FPGA在配置时,管教输出高阻,如此时CPU上电且板级电路管脚上拉,则同样会导致CPU采样出错(误操作的问题)。不能只是考虑编写verilog代码仿真能对就行,接口设计应该站在系统的角度来看问题,问题不是孤立的,还是互相联系。设计中,如果需要存储大量数据,就需要在外部设计外部存储器,这是因为FPGA内部RAM的数量是有限的。是采用SRAM、DDR2、DDR3。这就需要综合考虑存储数据大大小,因为SRAM的容量也有限,但是其接口简单,实现简单方便,且读取延时较小。DDR2、DDR3的容量较大,接口复杂,但FPGA内部有成熟IP可用,但是读取的延时较大,从发起读信号到读回数据一般在十几个时钟周期以上。如果对数据时延有要求,需要上一次存储数据作为下一次使用,且数据量不太大(几百K到几兆),则SRAM是较好的选择。而其他方面DDR2/DDR3是较好的选择。为什么不用SDRAM或者DDR。这是因为设计完毕,采购会告诉你,市场上这样老的芯片基本都停产了。FPGA接口在设计选择的原则就是:能力够用,简单易用。特别值得一提的是高速SERDES接口,最好使用厂商给的参考设计,有硬核则不选择软核,测试稳定后,一定要专门的位置约束,避免后面添加的逻辑拥挤后影响到接口时序,也可避免接口设计人员与最终的逻辑设计人员扯皮(不添加过多逻辑,接口是好用的)。一个分析高速SERDES的示波器,采样频率至少20G甚至更高以上,动辄上百万,出现问题,不一定有硬件条件可调试。回到开头,如何定义“可用的”设计,稳定我想是前提,而接口的稳定性更是前提的前提。这里稳定包括,满负荷边界测试,量产、环境试验等一系列稳定可靠。而在架构设计中,就选择成熟的接口,能有效的避免后续流程中的问题,从源头保证产品的质量。(三)时钟和复位接口确定以后,FPGA内部如何规划?首先需要考虑就是时钟和复位。时钟:根据时钟的分类,可以分为逻辑时钟,接口时钟,存储器时钟等; (1)逻辑时钟取决与逻辑的关键路径,最终值是设计和优化的结果,从经验而不是实际出发:低端FPGA(cyclone spantan)工作频率在40-80Mhz之间,而高端器件(stratix virtex)可达100-200Mhz之间,根据各系列的先后性能会有所提升,但不是革命性的。(2)接口时钟,异步信号的时序一般也是通过FPGA片内同步逻辑产生,一般需要同步化,即接口的同步化采样。某些接口的同步时钟一般是固定而精确的,例如下表所示,如SERDES的时钟尽量由该BANK的专用时钟管脚输入,这样可保证一组SERDES组成的高速接口时钟偏斜一致。(3)外部存储器时钟:这里时钟主要为LPDDR/DDR2/DDR3等器件的时钟,一般来说FPGA的接口不用工作在相应器件的最高频率。能够满足系统缓存数据的性能即可,但是一般这些IP的接口都规定了相应的最小时钟频率,因为这些接口状态机需不停进行外部器件的刷新(充电),过低的频率可能会引起刷新的问题,造成数据丢失或者不稳定。(4)另外一些需要输出的低速时钟,例如I2C、MDIO、低速采样等操作,可以通过内部分频得到。不用通过PLL/DCM产生所需时钟。在XILINX的FPGA中,禁止PLL产生的时钟直接输出到管脚上,而ALTERA的器件可以如此操作。解决此类问题的方法可通过ODDR器件通过时钟及其180度相位时钟(反向)接入的时钟管脚分别采样0、1逻辑得到。因为有了DCM/PLL这些专用产生时钟的器件,似乎产生任意时钟输出都是可能是,但实际例化的结果,时钟的输出只能选取某些范围和某些频率,取决于输入时钟和分频系数,CLK_OUT = CLK_IN *(M/N) 。这些分频系数基本取整数,其产生的频率也是有限的值。复位:根据复位的分类,FPGA内部复位可以分为硬复位,逻辑复位、软复位等;硬复位:故名思议,即外部引脚引入的复位,可以在上电时给入,使整个FPGA逻辑配置完成后,能够达到稳定的状态,这种复位重要性在于复杂单板上除了FPGA外,可能还有多个器件(CPU、DSP),其上电顺序不同,在未完成全部上电之前,其工作状态为不稳定状态。这种复位引脚可以通过专用时钟管脚引入,也可通过普通I/O引入,一般由单板MCU或者CPLD给出。逻辑复位:则是由FPGA内部逻辑产生,例如可以通过计数产生,等待一段时间开始工作,一般等待外部某些信号准备好,另一种FPGA内部逻辑准备好的状态信号,常见的有DCM/PLL的LOCK信号;只有内部各逻辑准备好后,FPGA才能正常工作。另外FPGA内部如设计逻辑的看门狗的话,其产生的复位属于这个层次。软复位:严格的说,应属于调试接口,指FPGA接收外部指令产生的复位信号,用于复位某些模块,用于定位和排除问题,也属于可测性设计的一部分。例如FPGA通过EMIF接口与CPU连接,内部设定软复位寄存器,CPU通过写此寄存器可以复位FPGA内部单元逻辑,通过写内部寄存器进行软复位,是复杂IP常用的功能接口。调试时,FPGA返回错误或无返回,通过软复位能否恢复,可以迅速定位分割问题,加快调试速度。复位一般通过与或者或的方式(高电平或、低电平与),产生统一的复位给各模块使用。模块软复位信号,只在本模块内部使用。问题:同步复位好、还是异步复位好? XILINX虽然推荐同步复位,但也不一概而论,复位的目的是使整个系统处于初始状态,这根据个人写代码经验,这些操作都可以,前提是整个设计为同步设计,时钟域之间相互隔开,复位信号足够长,而不是毛刺。下面推荐一种异步复位的同步化方式,其电路图如下:时钟和复位基本上每个模块的基本输入,也是FPGA架构上首先要规划的部分,而不要用到才考虑,搞的整个设计到处例化DCM或者输出LOCK进行复位,这些对于工程的可维护性和问题定位都没有益处。《治家格言》说:“宜未雨而绸缪,毋临渴而掘井。这与FPGA时钟和复位的规划是同一个意思。(四)并行与复用FPGA其在众多器件中能够被工程师青睐的一个很重要的原因就是其强悍的处理能力。那如何能够做到高速的数据处理,数据的并行处理则是其中一个很重要的方式。数据的并行处理,从结构上非常简单,但是设计上却是相当复杂,对于现有的FPGA来说,虽然各种FPGA的容量都在增加,但是在有限的逻辑中达到更高的处理能力则是FPGA工程师面临的挑战。常用并行计算结构如下图所示:上图中:前端处理单元负责将进入数据信息,分配到多个计算单元中,图中为3个计算单元(几个根据所需的性能计算得出)。然后计算单元计算完毕后,交付后端处理单元整合为统一数据流传入下一级。如果单个计算单元的处理能力为N ,则通过并行的方式,根据并行度M,其计算能力为N*M;在此结构中,涉及到几个问题:一,前端处理单元如何将数据分配到多个计算单元,其中一种算法为round-robin,轮流写入下一级计算单元,这种方式一般使用用计算单元计算数据块的时间等同。更常用的一种方式,可以根据计算单元的标示,即忙闲状态,如果哪个计算单元标示为闲状态,则分配其数据块。二,计算单元和前后端处理之间如何进行数据交互。一般来说,计算单元处理频率较低,为关键路径所在。前后端处理流量较大,时钟频率较高,因此通过异步FIFO连接,或者双端口RAM都是合适的方式。如果数据可分块计算,且块的大小不定,建议使用FIFO作为隔离手段,同时使用可编程满信号,作为前端处理识别计算模块的忙闲标示。三,如果数据有先后的标示,即先计算的数据需要先被送出,则后端处理模块需要额外的信号,确定读取各个计算模块的顺序。这是因为:如果数据等长,则计算时间等长,则先计算的数据会先被送出。但是如果数据块不等长,后送入的小的数据块肯能先被计算完毕,后端处理单元如果不识别先后计算的数据块,就会造成数据的乱序。这可以通过前端计算单元通过小的FIFO通知后端计算单元获知首先读取那个计算单元输出的数据,即使其他计算单元输出已准备好,也要等待按照顺序来读取。 数据的并行处理是FPGA常用的提升处理性能的方法,其优点是结构简单,通过计算单元模块的复用达到高性能的处理。缺点,显而易见就是达到M倍的性能就要要耗费M倍逻辑。与之相反减少逻辑的另一种方式,则是复用,即一个处理能力较强的模块,可以被N的单元复用,通过复用,而不用每个单元例化模块,可以达到减少逻辑的效果,但控制复杂度就会上升。其结构图如下所示:上图复用的结构图中,分别介绍了流过模式复用和调用模式复用。流过模式下,计算单元处理多路数据块,然后将数据块分配到多路上,这种情况下,通过round-robin可以保证各个通路公平机会获得计算单元。其处理思路与上图描述并行处理类似。调用模式下,计算单元被多个主设备复用,这种架构可以通过总线及仲裁的方式来使各个主设备能够获取计算单元的处理(有很多成熟的例子可供使用,如AHB等)。如果多个主设备和多个计算单元的情况,则可以不通过总线而通过交换矩阵,来减少总线处理带来的总线瓶颈。实际应用场合,设计的架构都应简单实用为好,交互矩阵虽然实用灵活,但其逻辑量,边界测试验证的难度都较大,在需要灵活支持多端口互联互通的情况下使用,可谓物尽其用。但如果仅仅用于一般计算单元能力复用的场景,就属于过度设计,其可以通过化简成上述两种简单模式,达到高速的数据处理的效果。并行和复用,虽然是看其来属性相反的操作,但其本质上就是通过处理能力和逻辑数量的平衡,从而以最优的策略满足项目的需要。设计如此,人生亦然。(五)数字电路的灵魂-流水线流水线,最早为人熟知,起源于十九世纪初的福特汽车工厂,富有远见的福特,改变了那种人围着汽车转、负责各个环节的生产模式,转变成了流动的汽车组装线和固定操作的人员。于是,工厂的一头是不断输入的橡胶和钢铁,工厂的另一头则是一辆辆正在下线的汽车。这种改变,不但提升了效率,更是拉开了工业时代大生产的序幕。如今,这种模式常常应用于数字电路的设计之中,与现在流驱动的FPGA架构不谋而合。举例来说:某设计输入为A种数据流,而输出则是B种数据流,其流水架构如下所示:每个模块只负责处理其中的一部分,这种处理的好处是,1、简化设计,每个模块只负责其中的一个功能,便于功能和模块划分。2,时序优化,流水的处理便于进行时序的优化,特别是处理复杂的逻辑,可以通过流水设计,改善关键路径,提升处理频率,并能提升处理性能。各个流水线之间的连接方式也可通过多种方式,如果是处理的是数据块,流水模块之间可以通过FIFO或者RAM进行数据暂存的方式进行直接连接、也可以通过寄存器直接透传。也可通过某些支持brust传输的常用业界标准总线接口进行点对点的互联,例如AHB,WISHBONE,AVALON-ST等接口,这种设计的优点是标准化,便于模块基于标准接口复用。每个模块的接收接口为从接口(SLAVE),而发送接口为主接口(MASTER)。架构流水的好处一目了然,但另一个问题,对于某些设计就需要谨慎处理,那就是时延。对于进入流水线的信息A,如果接入的流水处理的模块越多,其输出时的时延也越高,因此如对处理时延要要求的设计就需要在架构设计时,谨慎对待添加流水线。架构设计时,可以通过处理各个单元之间的延时估计,从而评估系统的时延,避免最终不能满足时延短的需求,返回来修改架构。流水架构在另种设计中则无能为力,那就是带反馈的设计,如下图所示:图中,需要处理模块的输入,需要上一次计算后的结果的值,也就是输出要反馈回设计的输入。例如某帧图像的解压需要解压所后的上一帧的值,才能计算得出。此时,流水的处理就不能使用,若强行添加流水,则输入需等待。如上图中,如在需反馈的设计中强加流水,则输入信息Ai需要等待Ai-1处理完毕后,再进行输入,则处理模块1,就只能等待(空闲)。因此,问题出现了,流水线等待实际上就是其流水处理的的效果没有达到,白白浪费了逻辑和设计。流水应用在调用式的设计中,可以通过接口与处理流水并行达到。即写入、处理、读出等操作可以做到流水式架构,从而增加处理的能力。流水是FPGA架构设计中一种常用的手段,通过合理划分流水层次,简化设计,优化时序。同时流水在模块设计中也是一种常用的手段和技巧。这将在后续重陆续介绍。,流水本身简单易懂,而真正能在设计中活用,就需要对FPGA所处理的业务有着深刻的理解。正如那就话,知晓容易,践行不易,且行且珍惜。
2019-08-02 08:30:00

从架构的角度看如何写好代码 + 我的思考

架构漫谈(八):从架构的角度看如何写好代码 + 我的思考
2020-06-18 06:16:04

优易特:工夫在诗外——漫谈智能家居的产品及电路设计

2015年PCB设计工程师技术大会视频回顾优易特:工夫在诗外——漫谈智能家居的产品及电路设计-电子发烧友网看完视频,你是否有问题呢?欢迎回帖提问,相关问题,我们将收集给演讲的工程师回答。
2015-04-23 14:06:19

如何把一个电源12v 1.75a的火牛分一个5v出來!

`各位大大!小弟得苦惱!如何把一个電源12v 1.75a的火牛分一个5v的電出來!就是手机充電的電壓!再簡單來說就是把小米ai的火牛降低到手机能用的電跪求大神!加v信給个大包給大神!`
2019-03-08 18:12:15

存储芯片入门漫谈

最近,清华紫光,武汉新芯在存储芯片领域动作频频,让大家把目光投向了以前被忽略的存储芯片。长期以来,在CPU,GPU,基带等“先进”芯片聚光灯的掩盖之下,存储芯片一直处在默默无闻地步,不过,任何一个涉及到数字IC的产品,小到银行卡,大到服务器,都不可能离存储芯片而存在,因为一代宗师冯诺依曼曾指出现代计算机控制的核心,是指令和数据两部分,而指令和数据并不是存在空中楼阁的,必须存储在相关存储芯片中。今天存储芯片的市值规模已经远远高于CPU或基带等任何一个单一IC种类,不幸的是,在新芯紫光没有量产之前,国内存储芯片几乎100%依赖进口。 抛开掉电就丢失数据的DRAM SRAM不说,市场上主流的掉电还能保存数据的存储芯片主要有,EEPROM,NOR FLASH, NAND FLASH,EMMC, UFS。其中EEPROM历史最为悠久,容量在几KB到1MB左右,非常非常小,但其使用发读写/擦除命令规则方便,直到今天他还广泛应用在低端嵌入式,比如电视机的遥控器,交通卡,因为这些系统的程序非常简单,几百KB就可以完全存放下代码和数据。 在EEPROM之后,英特尔为了解决EEPROM容量不够的问题,在80年代末发明了NOR FLASH,NOR的容量有所提升,大概在几MB到几十MB左右,尽管容量也不大,但由于工艺结构特殊,价格却相对昂贵。在智能手机出现以前,红遍全球的诺基亚用的就是NOR芯片,如今NOR仍然有一定市场,他应用领域面向高端嵌入式控制,主打的是可靠性,往往用在通信基站,单反相机,工业机器人等相对“不差钱”的领域。 90年代末,三星接棒英特尔,简化了NOR的电路结构,发明了NAND FLASH,一举使存储芯片的容量步入超过100MB量级。与NOR和EEPROM相比,目前所有主流的消费类大容量存储器如U盘,固态硬盘,都由NAND FLASH构成。由于NAND FLASH简化了电路,使其更容易被“做小压缩”,NOR公认的工艺极限在40nm左右,而NAND的量产工艺则早就突破了16nm,因此其容量也水涨船高到GB量级。 当然NAND简化电路来达到扩大容量的目的,并不是没有代价的,其代价是牺牲了可靠性,比如NAND允许出现2%-3%的存储单元损坏,这是一个比较奇葩的事情,不管存代码,还是存照片存游戏,任何用户都不希望自己的东西丢失了。于是,一种新的芯片EMMC横空出世了。 EMMC最广泛用于智能手机上,买手机所谓16G或者32G容量指的就是EMMC芯片的容量。EMMC的本质仍然是NAND,但在存储芯片内多封装了一个微控制器(micro controller),一般是ARM单片机,少数老式芯片还用51单片机。微控制器的目的在于,将比较娇气的NAND“管理”起来,所以EMMC类的芯片也被称为manage NAND。在EEPROM/NOR/NAND芯片上,用户读写的地址均为芯片物理地址,即根据存储地址,高手可以解析出其存放在阵列结构的哪一行哪一列,而在EMMC上,所有用户读写地址都是逻辑地址,要经过micro controller换算成物理地址,这个过程类似于CPU的MMU内存管理单元,也类似于windows文件系统的映射表。总之,micro controller的加入把NAND芯片遇到损坏,读写纠错,损耗均衡,碎片管理等问题在芯片内部就一并解决了,使存储芯片不再只是简单的读写,而更加“智能化”。然而这种解决方案带来新的问题就是,micro controller自己要占用约5%-10%的NAND存储空间,这是为了存放自己的运算资源,同时预留一部分空间对坏块进行替换。这就是为什么16G的空间往往只能看到15G的大小。另外这种所谓NAND+ micro controller的模式现在已经通用于所有大容量存储产品中,比如常见的SD卡,可以说就是EMMC一个“马甲”。 EMMC在设计之初,为了保持和以前NAND/NOR的兼容性,采用了8个IO并行读写数据,这以今天的技术标准来看无疑落后的。最近10年里,大量的并行接口由于受到速度和时序限制,被串行接口所取代,比如硬盘的IDE接口被SATA取代,主板上的PCI被PCIE取代,打印机的并口被USB取代。于是这2年里,三星提出了新一代的存储芯片UFS以取代EMMC。其本质仍然是micro controller + NAND 结构,但外部接口套用了SATA的协议,全串行输入输出,差分信号,并且没有时钟线,时钟嵌入数据传输,其速度可达600MB/S,而EMMC最高是400MB/S。目前UFS只有三星一家可以投产,用在了其自家的三星S7旗舰机上。最新发布的小米5也采用了三星UFS,被其吹为“黑科技”。另外,好东西苹果当然也不可能拉下,iphone6s采用了苹果自研的NVMe存储芯片,其内容不对外开放,但基于猜测是类似于UFS,其接口是基于串行PCIE协议,核心仍然是micro controller + NAND。有E课网讲师周捷撰写,转载请注明
2016-08-16 16:30:57

嵌入式ARM开发板的最小系统是由哪些部分组成的

组成 电源电路 复位电路 晶振电路 下载电路火牛接口 电源口 直流5v
2021-12-14 08:35:16

嵌入式UI架构设计相关资料下载

嵌入式UI架构设计漫谈
2021-11-08 07:49:20

按键学习 按键漫谈+单个按键多次击键的检测方法

非常好的按键学习资料,在此共享,为了照顾没E币的人,不浪费你们的E币,我打包起来了。三个文件:按键漫谈.pdf+单个按键多次击键的检测方法.pdf+多种击键类型的处理流程图.pdf
2012-06-24 22:47:19

数字IC设计之“数字SOC全流程漫谈从0到1”

数字IC设计之“数字SOC全流程漫谈从0到1”讲师背景:阎如斌老师毕业于慕尼黑工业大学的硕士研究生,具有非常丰富的IC研发经验。在集成电路的从业10多年之久,同时也是叩持电子和IC修真院的创始人,并
2020-12-07 17:39:10

数字IC设计的相关资料分享

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2021-11-11 06:21:02

数据质量监控相关内容

漫谈数据质量监控
2019-09-04 10:46:07

时钟芯片系列漫谈(1)

时钟芯片系列漫谈(1)时钟芯片属于细分领域市场的模拟混合信号芯片。由于其应用的独特性和专业性,大众对时钟芯片的关注度和了解较少。随着高速数据通信的发展、5G网络的普及和国产芯片替代趋势,时钟芯片开始
2022-06-08 12:54:33

电路设计漫谈

电路设计漫谈
2014-06-03 12:43:21

电路设计漫谈

第一回:境界层数传统的武功都分若干层,好像大多是7-9层吧,呵呵。这电路设计的功力也一样,印象中有dx分过4-9层。俺这也不免俗,根据自己的经验把它分成了5层。第1层:初步入门。做什么都难。大多时间是借鉴前人或能找到的设计。仿制的过程中来理解电路的架构类型。能拿到一个可直接用的电路很兴奋。经常看些2-3流 杂志上的实际例子。做些笔记什么的。经常参加各种会议讲座。设计出来的板子一堆飞线。总是疑惑为啥电路图或者逻辑设计一样,怎么出来的性能总比不上原设 计。第2层:做了几年后有了感觉。了解了电路设计需要遵循的一些实际原则。开始能独立完成一个系统,即使是新的算法或者协议也能实现。设计一个电路有点随心所 欲。觉得这电路设计也就那么会事,什么东西只要有时间都能做出来。但细节的考虑不周(细节这个词可能有误导,其实并不像字面那样简单)。做出的东西长期稳 定性和可靠性不见得理想。第3层:觉得做什么都要慎重。再简单的东西设计好了,成为批量生产的可靠产品都不容易。即使做个分频器也要分析半天。不管大小project都先仔细做architecture spec,都想事前先做仿真。注重步骤和过程的严谨。以一种敬畏的态度对待大大小小的设计项目。知道了R和D的不同。明白做个项目主要80%的部分用20%的时间就可完成。而余下的20%要花80%的时间。当别人说这个项目简单花不了多少时间时,也不愿意与其争论。第4层:常回过头来看看以前的教科书。比如电磁学上电容的原理。有了些以前不管上学还是应用时没有过的领悟。注重可重复性设计,测试结果跟仿真的比较。积累仿真与实现一致性的经验。能准确抓住一个项目的框架结构,主要的和需要仔细分析对待的部分。并能分清哪些可以不用花太多时间和精力。开始琢磨一些新的协议或者想独创点什么。第5层:只是一个工具和过程,用它来赚钱养家。跟去养猪种菜一样,是谋生或者用来创业的一个手段开始研究电子管,做点自己喜欢的东西
2016-07-28 14:56:17

经典PCB 设计漫谈

本帖最后由 micro_dai 于 2011-4-8 09:48 编辑 经典PCB 设计漫谈
2011-04-08 09:45:58

自制手机充电器,但是达不到效果,求助!

如题,自制了一个火牛电源(上面标着是5V,2A)转USB口的手机充电口,使用了智能识别IC(可以识别不同手机型号,以其最大电流充电),但是尝试了几个手机,红米NOTE3充电只有(4.9V,0.9A
2016-01-10 16:00:55

請教制作220AC-24DC電源需要什麼材料

我有一個220V-24V火牛,想制作一個DC24V-50W的電源還需要什麼材料?.
2009-11-25 11:48:47

请教5V电源给4节串联镍氢电池充电方案

4节镍氢电池串联(充满后电压有4.8V), 想兼容USB口500mA充电和2A大电流充电,选500mA时用电脑USB口做充电电源,选2A充电时就用5V/2A输出的火牛做充电电源,选哪个IC好?
2012-06-25 19:30:33

跪求大神如何把12V轉5v

各位大大!小弟得苦惱!如何把一个電源12v 1.75a的火牛分一个5v的電出來!就是手机充電的電壓!再簡單來說就是把小米ai的火牛降低到手机能用的電(就是把小米火牛降到三星火牛的值!) 跪求大神!
2019-03-08 18:14:11

软开关设计漫谈-硬件篇

本帖最后由 msh1456 于 2012-1-21 10:41 编辑 何为软开关?软开关是相对于硬开关而言。硬开关顾名思义,电源的开断完全取决于硬件,是物理层上的开合;而软开关,则是必须借助于软件,准确地说是借助软件来进行关闭。两者各有优劣。前者因为是物理层的操作,可以讲电源和系统部分完全阻隔,所以关闭时漏电流非常小,但缺陷是关闭时无法给予软件任何通知信息;而后者的关闭只是电平的操作,关闭后无法将电源部分与系统部分隔离,因此相对而言,漏电流会比较大,但优点在于,关闭是由软件进行控制,所以能在关闭前做好相应的准备工作。正是因为此特性,故电子设备来说采用硬开关的设计非常少,更多的是软开关。举个简单的例子,我们常用的家用电脑就是软开关设计。试想加入电脑采用的是硬开关的设计,会是什么结果?结果估计就如同我们在正常使用电脑时,突然将插头给拔掉一样。这样,对于电脑的设备,特别是硬盘而言,所造成的损害是不可估量的。 对于软开关而言,在我们按下那一瞬间,因为还没有给CPU上电,不存在任何程序执行的可能,所以注定“打开”这一个操作只能用硬件完成。当系统跑起来以后,此时软件已经开始运作,我们就能通过对GPIO进行操作来关闭设备。因此电子元件技术 网(www.cntroni cs.com)小编jack认为:如果要实现软开关,我们必须具备两个GPIO口。一个为 DETECT_KEY,作为输入,用来检测按键是否按下;另一个为GPIO_SHDW,作为输出,用来控制电源的闭合。 现在,我们来看一个典型的软开关电路(图一,以下讲解都以电路图的标号为指代): 我爱方案网(52 so lution)供图 该电路很简单,对外的节点有四处,分别如下: PWR_ON:用来控制系统的电源。当其为high时,系统正常供电。 VDD33D:直接接3.3V电压 GPIO_SHDW:当其为low时关闭系统电源 DETECT_KEY:检测按键S1的状态。 我们现在根据开机到关机的过程来一步一步来分析该电路: 1.未开机,S1未按下。此时GPIO_SHDN为low,直接控制了Q1和Q2的控制脚(PIN1),令VDD33D的电压无法输出到POW_ON端。而D1因为S1未按下,该二极管也处于阻隔状态,S1端的VDD33D也无法输送到POW_ON端。故整个系统还处于关闭状态。 2.S1按下,开机。 S1按下,二极管D1导通,S1端的VDD33D电压输送到PWR_ON端,系统开始启动。系统启动时,将GPIO_SHDN置high。此时 PWR_ON已经输入了R2,R3端的VDD33D电压,D1两边电压基本上处于平衡状态,D1相当于断开,S1端的电压无法加载到PWR_ON。 3.S1放开,系统正常运行。S1放开,D1不可能再导通,而此时电压已经主要是从R2,R3端的VDD3D输入,令PWR_ON一直保持high状态,故系统一直处于正常运行状态。 4.S1按下,系统正常运行。 因为S1按下,导致Q3导通,拉低R6端下方的电压,此时DETECT_KEY这个GPIO口检测到电平为low,软件开始进入计时状态。 5.S1放开。因为S1已经放开,Q3不再导通,R6下端电压恢复,DETECT_KEY检测到电平为high。此时软件和阈值做比较,如果超过预定的阈值,则关闭系统;否则,将本次操作忽略。在这里之所以和阈值进行比较,是出自于防抖的需要。因为在实际使用中,可能R6端会有微小的极为短暂的电压降,如果软件不设置阈值,检测到该电压降就会关闭,这对于产品而言是不允许的。 比较可靠的产品还是去像中国电子展(aidzz)这样的大型正规展会上购买!
2012-01-21 10:40:37

漫谈IC LAYOUT

漫谈IC LAYOUT前言 :1. 此为本人经验与笔记整理, 若有不正确处请多给指教2. LAYOUT 资料多为公司机密从业人员理应有此体认技巧与知识篇1. 同一张线路图之device 最好集中
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HI-FI 源于英语,意思为“高保真”。         火牛 简称:牛,指电
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220V 150W音响电源电子火牛直流变压器电路 人们认为大功率的音响中的功率放大器的电源应该使用环形工频变压器(环形火牛)其实采
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漫谈笔记本电脑的音质音效  随着1985年日本东芝公司推出的第一台重达6.8公斤T1100便携式电脑之后,笔记本电脑技术则不断在日新月异的发生着变
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按键漫谈

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《匠人手记》网络版《程序规划方法漫谈

电子发烧友网站提供《《匠人手记》网络版《程序规划方法漫谈》.txt》资料免费下载
2012-11-03 00:02:410

[2.3.3]--2.3.3BPM与APM漫谈

汽车电子
jf_75936199发布于 2023-01-08 17:40:43

胆机的电源与火牛

胆机的电源与火牛----胆机的电源与火牛
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火牛视频APP源代码开发

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2018-08-04 16:13:41343

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火牛视频挖矿APP定制开发【137.1081.3997 郑生】火牛视频分红系统APP开发、火牛视频区块链挖矿APP开发、火牛视频系统软件APP开发、火牛视频区块链挖矿平台模式开发。区块链技术的实际
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最近,在各大微信群里和朋友圈里都有看到火牛的身影,可以说是相当火爆。网上不少流传关于火牛崩盘跑路的消息,说火牛这个披着区块链外衣做短视频的,打着区块链的旗号,实际上是资金盘,在短短几日之内,坑了全国人民几百亿人民币;最后搞得有用户家破人亡跳楼维权。
2018-09-26 10:26:1130078

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作者:GorgonMeducer 傻孩子首发:裸机思维前面的两篇文章,我们分别介绍了“为什么变量要对齐到它的尺寸大小”,“编译器会怎么处理内存的...
2022-01-26 19:42:051

【小k技术漫谈】 网络可以飞上天?NTN告诉你答案!

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当自动驾驶撞上5G | R17中的Sidelink技术

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【小K技术漫谈】今天我们来chat一下ChatGPT

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5G关键技术—毫米波技术

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2023-10-09 10:53:13598

射频识别技术漫谈(3)——能量、调制

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2023-10-09 10:54:46456

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2023-10-09 11:40:38535

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【小K技术漫谈】相关!不相关?互相关技术是什么?

最关注的指标就是EVM(Error Vector Magnitude,矢量幅度误差),采用互相关技术测量的EVM,成为ccEVM。 本期小K技术漫谈会聚焦以下话题 什么是互相关技术? 互相关技术在宽带
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火牛科技-深圳市火牛科技有限公司

■ 深圳市火牛科技有限公司位于风景秀丽的公明镇西田第四工业区,公司创立于2004年,现员工人数450人,是一家专业研发、生产、销售各类开关电源、电源适配器、医疗电源、通信电源、充电器、工业电源、特种
2021-12-03 11:10:30

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