基带芯片中Viterbi译码器的研究与实现

基于对传统Viterbi 译码器的分析和对改进的Viterbi 算法理论的修正，提出了一种
新的Viterbi 译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码，在不增加硬件实现复杂度的情况下减少了硬件规模，提高了译码速度。最后我们给出了该译码器的仿真波形。
关键词：卷积码；Viterbi
卷积编码和 Viterbi 译码被认为是数字通信的最佳解决方案，在3G 系统中被广泛采用。
众所周知，Viterbi 译码算法在序列整体似然度这个意义上，是卷积码的最佳译码算法，其优点在于规范的度量值计算和对存储单元的操作，而与之并存的是大量的计算和存储器消耗。
随着约束长度的增加，计算量与存储器大小呈指数形式上涨（正比于2N−1 ，N 为约束长度），这使得Viterbi 译码器的实现变得十分复杂，如何在不损失性能的前提下既能减少存储单元又能加快译码速度成为改进viterbi 译码器的关键所在。
近年来，人们针对viterbi译码器提出了许多改进的算法，有用时钟门(clock gating)
和使能端激活的方法进行低功耗设计的Viterbi译码器[1],有减少状态过渡(SST)的viterbi译
码器[2]，有自适应减少状态序列检测的Viterbi译码器[3]等。
其中，文献[4]对一种可节省存储单元的viterbi 译码算法进行了理论描述，本文结合在
芯片设计中的实际情况，修正了其中不可实现的部分，提出了一种新的viterbi 译码器的实现方法，通过对度量值特点的深入分析和对回溯信息的重新编码，在不增加硬件实现复杂度的情况下减小了硬件规模，提高了译码的速度。
本文结构如下：第2 部分为传统的viterbi 译码器及资源分析，第3 部分为改进的viterbi
译码器设计及性能比较，第4 部分为硬件实现中部分细节的一般描述，第5 部分为结论。