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基于OVM的32位微处理器验证_吴勇昊
目前, 大多数的验证工程师在搭建验证环境时使用的语言 是 VHDL 或 Verilog,这两种语言在数字集成电路设计方面有诸 多优点,然而利用它们搭建验证环境并不是十分理想,因为它们 不能为功能验证提供足够的高层次抽象能力。所以,硬件验证语 言(Hardware Verification Languages ,HVL)如 e、Vera、SystemVer－ ilog、SystemC 等出现了。这些语言都比设计语言如 Verilog 和 VHDL 抽象层次更高,并且提供了 OOP(Object Oriented Program－ ming,面向对象程序设计)特性,更加适合于验证平台的构造。通 过动态类,参数化类,继承、多态、参数化构造函数等,可以搭建可 重用的组件。目前来讲,EDA 界给予支持的最新语言是 Sys－ temVerilog。在 SystemVerilog 成为 IEEE 的标准语言之后,它的应 用越来越广泛,被各大公司广泛使用到实际项目中。所以本文选 择 SystemVerilog 搭建验证平台。SystemVerilog 扩展了 Verilog 在 芯片设计和验证中的功能: 支持 TLM (Transaction Layer model－ ing)建模和验证。
目前, 大多数的验证工程师在搭建验证环境时使用的语言 是 VHDL 或 Verilog,这两种语言在数字集成电路设计方面有诸 多优点,然而利用它们搭建验证环境并不是十分理想,因为它们 不能为功能验证提供足够的高层次抽象能力。所以,硬件验证语 言(Hardware Verification Languages ,HVL)如 e、Vera、SystemVer－ ilog、SystemC 等出现了。这些语言都比设计语言如 Verilog 和 VHDL 抽象层次更高,并且提供了 OOP(Object Oriented Program－ ming,面向对象程序设计)特性,更加适合于验证平台的构造。通 过动态类,参数化类,继承、多态、参数化构造函数等,可以搭建可 重用的组件。目前来讲,EDA 界给予支持的最新语言是 Sys－ temVerilog。在 SystemVerilog 成为 IEEE 的标准语言之后,它的应 用越来越广泛,被各大公司广泛使用到实际项目中。所以本文选 择 SystemVerilog 搭建验证平台。SystemVerilog 扩展了 Verilog 在 芯片设计和验证中的功能: 支持 TLM (Transaction Layer model－ ing)建模和验证。
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