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LMK1D1204P 时钟缓冲器能够以超小的时钟分配延 迟，将两个中的任一可选时钟输入（IN0 和 IN1）分配 给 4 对差分 LVDS 时钟输出（OUT0 至 OUT3）。输 入可以为 LVDS、LVPECL、LVCMOS、HCSL 或 CML。 LMK1D1204P 专为驱动 50Ω 传输线路而设计。在单端 模式下驱动输入时，对未使用的负输入引脚施加适当的 偏置电压（请参阅图 9-6）。IN_SEL 引脚用于选择要 发送到输出的输入。该器件支持失效防护输入功能。该 器件还整合了输入迟滞，可防止在没有输入信号的情况 下输出随机振荡。 各个 LVDS 差分输出均可通过将对应的 OEx 引脚设置 为逻辑高电平“1”来实现。如果此引脚设置为逻辑低 电平“0”，输出将被禁用，呈现高阻态，从而降低功 耗。
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