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54/74169
4 位二进制同步计数器（同步清除）
简要说明
169 为可预置的 4 位二进制同步加/减计数器，共有 54S169/74S169，
54LS169/74LS169 两种线路结构形式。其主要电特性的典型值如下：
型号 fc PD
54S169/74S169 55MHz 500mW 54LS169/74LS169 35MHz 100mW 169 的预置是同步的。当置入控制端（LOAD）为低电平时，在CLOCK上升
沿作用下，输出端（QA－QD）与数据输入端（A－D）相一致。
169 的计数是同步的，靠CLOCK同时加在 4 个触发器上而实现。当ENP
＿＿
和
ENT
＿＿
均为低电平时，在CLOCK上升沿作用下QA－QD同时变化，从而消除了异步
计数器中出现的计数尖峰。当计数方式控制（U/D
_ _
）为高电平时进行加计数，当
计数方式控制（U/D
_ _
）为低电平时进行减计数。当计数方式控制（U/D
_ _
）为低电
平时进行减计数ENP
＿＿
、ENT
＿＿
跳变与CLOCK无关。
169 有超前进位功能。当计数溢出时，进位端（RC OUT）输出一个低电平
脉冲，其宽度为：加计数时为 Q0 的高电平部分；减计数时为 Q0 的低电平部分。
利用ENP
＿＿
、ENT
＿＿
、RC OUT端，在不外加门电路的情况下，可级联成N位同步计
数器。
169 有独立的时钟电路，在CLOCK出现前，即使ENP
＿＿
、ENT
＿＿
、LOAD和U/D
_ _
发生变化，电路的功能也不受影响。
引出端符号
RC OUT 进位输出端（低电平有效）
CLOCK 时钟输入端（上升沿有效）
ENT
＿＿
计数控制端（低电平有效）
ENP
＿＿
计数控制端（低电平有效）
A－D 并行数据输入端
LOAD 同步并行置入控制端（低电平有效）
QA－QD 输出端
U/D
_ _
加/减计数方式控制端
逻辑图