Verilog黄金参考指南的中文版免费下载

　　Verilog 黄金参考指南是Verilog 硬件描述语言及其语法语义合并以及将它应用到硬件设计的一个简明的快速参考指南

　　Verilog 黄金参考指南并不是要代替IEEE 的标准Verilog 语言参考手册它不像IEEE 的标准手册提供了Verilog 完整正式的描述相反黄金参考指南以一种方便的参考格式解答了在Verilog 的实践应用过程中经常遇到的问题

　　Verilog 黄金参考指南也不想成为介绍性的指南这里所提出的信息是一种扼要的参考格式而不是学习像Verilog 这种复杂的主题所必要的渐进和共鸣方式但必须承认的是已经熟悉计算机语言的人希望将这个参考指南作为Verilog 的课本因此在开始本指南就会对这个主题进行一个简单的非正式介绍

　　Verilog 黄金参考指南的主要特征是它包含了从许多Verilog 项目中积聚起来的大量实践知识指南不仅提供方便的语法参考很多类似的书也有还对最常见的语言错误提出警告在代码不能编译的时候给出线索指出要看什么地方警告你注意合并问题并对改善你的编码形式提出建议

　　Verilog 黄金参考指南是为了给Doulos 的系列Verilog 训练课程增值也是HDL PaceMaker DoulosVerilog 计算机基础训练包的补充

　　Verilog 硬件描述语言HDL 是描述电子电路行为和结构的一种语言是一种IEEE 标准IEEE

　　Verilog 用于模拟从随机和纯行为到门级和开关级的抽象范围等层次的数字电子电路功能也用于从许多抽象寄存器传输级描述合并即自动产生门级描述Verilog 一般用于支持高层次的设计或基于语言的设计其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验Verilog 也广泛应用于IC 的门级检验包括仿真故障仿真和定时检验

　　Verilog 最初是在1984 年由Gateway Design Automation 公司开发Verilog-XL 仿真器的时候一起开发出来1989 年Cadence Design Systems 公司并购Gateway 公司同时拥有对Verilog 语言和Verilog-XL仿真器的权力1990 年Cadence 将Verilog 语言不是Verilog-XL 放到公共领域为了使Verilog 语言通过IEEE 标准化过程一个非赢利性组织Open Verilog International OVI 将它不断推进结果在1995年Verilog 成为一个IEEE 标准此后OVI 仍继续不断维护和开发这种语言