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本手册讨论VHDL和Synario可编程IColution。本手册旨在补充可编程IC入门手册中的材料本手册中讨论了以下主题HDL语言结构如何编写可合成的VHDL如何控制VHDL设计的实现VHDL数据路径综合演示如何管理VHDL设计层次VHDL快速参考模拟（约束和不支持的构造）ABEL-HDL用户VHDL ABEL HDL语言参考（点扩展）
VHDL是一种硬件描述语言（HDL），它包含传统编程语言（如Pascal）或CDE语言（如ABalso）的特性，还包括设计管理功能，本章介绍了VHDL语言的一个子集，它允许您开始创建可综合的设计，而不是用来描述完整的语言。有关VHDL的更多信息，请参阅参考书。这些书中有许多都列出了这个VHDL合成器支持大多数VHDL语言，如1076-1993标准所描述的语言的某些部分的含义，然而，是逻辑合成器的上下文这方面的例子可以在标准包textio中找到。textio支持的文件I/o操作对于模拟非常有用，但目前还不能合成
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