FPGA的经典面试题和解答

本文档的主要内容详细介绍的是FPGA的经典面试题和解答

　　1. 什么是Setup 和Holdup时间？

　　建立时间（Setup Time） 和保持时间（ Hold time ）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

　　2什么是竞争与冒险现象？怎样判断？如何消除？

　　在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

　　3 用D触发器实现2倍分频的逻辑电路？

　　Verilog 描述：

　　module divide2（ clk ， clk_o， reset）;

　　input clk ， reset;

　　output clk_o;

　　reg out ;

　　always @ （ posedge clk or posedge reset）

　　if （ reset）

　　out 《= 0;

　　else

　　out 《= ~out;

　　assign clk_o = out;

　　endmodule

　　4 什么是“ 线与” 逻辑，要实现它，在硬件特性上有什么具体要求？

　　线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。

　　5 什么是同步逻辑和异步逻辑？

　　同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

　　7 你知道那些常用逻辑电平？ TTL与COMS 电平可以直接互连吗？

　　12，5，3.3TTL和CMOS 不可以直接互连，由于TTL是在0.3-3.6V 之间，而CMOS 则是有在12V的有在5V的。CMOS 输出接到TTL是可以直接互连。TTL接到CMOS 需要在输出端口加一上拉电阻接到5V或者12V。