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1。有把。。。\coregen\mem_interface_top_withtb\rtl里所有文件加到新工程里吗？
2。有把。。。\coregen\mem_interface_top_withtb\sim里所有文件加到新工程里吗？
3。有把'board_file' 改成顶层模块的名字吗？
4。由认真看readme文本里的最后一段吗？
Notes : To run simulations for different data widths and configurations, users should modify the test bench files
with right memory models and design files. User should modify the sys_clk_in and sys_clk_in_L frequency in test bench according to the frequency selected for the design.
这涉及到你用mig生成的核是针对什么型号的DDR的，数据和地址位宽，工作频率等相关参数。
然后根据这些到ddr_parameters.v文件里看看你用到的那段的相关参数（被注释掉地就不管了）和你ddrdatasheet提供的参数要求是不是相符
2。有把。。。\coregen\mem_interface_top_withtb\sim里所有文件加到新工程里吗？
3。有把'board_file' 改成顶层模块的名字吗？
4。由认真看readme文本里的最后一段吗？
Notes : To run simulations for different data widths and configurations, users should modify the test bench files
with right memory models and design files. User should modify the sys_clk_in and sys_clk_in_L frequency in test bench according to the frequency selected for the design.
这涉及到你用mig生成的核是针对什么型号的DDR的，数据和地址位宽，工作频率等相关参数。
然后根据这些到ddr_parameters.v文件里看看你用到的那段的相关参数（被注释掉地就不管了）和你ddrdatasheet提供的参数要求是不是相符
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