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这个并入或串行输入,串行输出寄存器具有门控时钟(CLK,CLK INH)输入和覆盖清除(CLR)\输入。并行输入或串行输入模式由移位/加载(SH /LD \)输入建立。当为高电平时,SH /LD \使能串行(SER)数据输入,并将8个触发器与每个时钟(CLK)脉冲串行移位耦合。低电平时,使能并行(宽边)数据输入,并在下一个时钟脉冲发生同步加载。在并行加载期间,禁止串行数据流。时钟通过2输入正或非门在CLK的低至高电平边沿完成,允许一个输入用作时钟使能或时钟禁止功能。保持CLK或CLK INH为高电平会禁止时钟;保持低电平使能另一个时钟输入。这允许系统时钟自由运行,并且可以通过另一个时钟输入停止命令。仅当CLK为高电平时,CLK INH才应更改为高电平。 CLR \覆盖所有其他输入,包括CLK,并将所有触发器复位为零。
符合JEDEC和行业标准的组件认证确保在扩展的温度范围内可靠运行。这包括但不限于高加速应力测试(HAST)或偏压85/85,温度循环,高压釜或无偏HAST,电迁移,键合金属间寿命和模塑化合物寿命。此类鉴定测试不应被视为超出规定的性能和环境限制使用该组件的合理性。
Technology Family |
VCC (Min) (V) |
VCC (Max) (V) |
Bits (#) |
F @ Nom Voltage (Max) (Mhz) |
ICC @ Nom Voltage (Max) (mA) |
tpd @ Nom Voltage (Max) (ns) |
Input Type |
3-State Output |
IOL (Max) (mA) |
Output Type |
Rating |
Operating Temperature Range (C) |
Package Group |
Package Size: mm2:W x L (PKG) |
SN74HC166A-EP | SN74HC166A-Q1 |
---|---|
HC | HC |
2 | 2 |
6 | 6 |
8 | 8 |
25 | 28 |
0.08 | 0.08 |
30 | 32 |
CMOS | CMOS |
No | No |
4 | 4 |
CMOS | CMOS |
HiRel Enhanced Product | Automotive |
-40 to 85 | -40 to 125 -40 to 85 |
SOIC | SOIC TSSOP |
16SOIC: 59 mm2: 6 x 9.9(SOIC) | 16SOIC: 59 mm2: 6 x 9.9(SOIC) 16TSSOP: 32 mm2: 6.4 x 5(TSSOP) |