AD7091R典型功耗与吞吐速率关系 - ADC设计中：利用SAR型模数转换器降低功耗

　　图1所示为AD7091R的典型功耗与吞吐速率的函数关系，该器件是ADI公司最近推出的超低功耗ADC.图中还比较了利用器件的关断模式（尤其是在较低吞吐速率条件下）可以带来怎样的额外省电效果。AD7091R的吞吐速率和关断模式利用率取决于器件的重新启动时间，以及基准电容的重新充电时间，因为AD7091R具有片内基准电压源。基准电容重新充电所需的时间取决于电容大小，以及片内基准电压源重新启动时电容的剩余电荷水平。

　　

　　图1. AD7091R ADC功耗与吞吐速率的关系

　　ADC中启动转换请求的最常见方法是采用专用转换输入引脚或通过串行接口进行控制。采用专用输入引脚（CONVST）时，转换在下降沿启动。然后，由片内振荡器控制转换，转换完成后，可通过串行接口回读结果。因此，转换始终以恒定的最佳速度运行，允许器件在转换完成时进入低功耗模式，从而节省电能。

　　当ADC中的采样时刻由片选（CS）上的下降沿启动时，转换由内部采样时钟（SCLK）信号控制。SCLK频率将会影响转换时间和可实现的吞吐速率，进而影响功耗。SCLK速率越快，转换时间就越短。转换时间越短，器件处于低功耗模式的时间比例相对于正常模式就越大，因此可以实现显着的省电效果。也就是说，如果每次转换需要N SCLK周期，那么对于每秒执行S次转换，SCLK开关的总时间为S S × N/fSCLK每秒内的静态时间如等式2所示。

　　（2）

　　

　　因此，对于给定的每秒采样次数，随着fSCLK增加，每秒内的静态时间也会增加。

　　例如，假设完成转换并读取结果需要16个SCLK周期，则对于采样速率为100 kSPS且SCLK为30 MHz的系统，静态时间所占比例为94.67%，也就是说转换所用时间占5.33%（每秒内53.3 ms）。当SCLK为10 MHz时，同一系统的静态时间仅占84%，也就是说转换用时为160 ms.因此，要实现最佳功耗性能，转换器应以可支持的最高SCLK频率工作。

　　针对低功耗应用而设计时，有个很重要的参数却往往被忽视，即输出引脚（尤其是SCLK、CS和SDO等通信接口引脚）上的容性负载，因为这些I/O变量会在转换过程中不断改变状态。输出端上的容性负载等于驱动器IC本身的引脚电容、输入引脚的引脚电容以及PCB走线电容之和。走线电容通常都很小，处于飞法范围内，因此意义不大。为容性负载充电所需的功率（PL）是负载（CL）、驱动电压（VDRIVE）以及充电频率（f）的函数，其定义如等式3所示。

　　（3）

　　

　　因此，整个系统的功率等于负载电容（CLn）和开关频率（fn）乘积之和乘以驱动电压的平方。

　　（4）

 

　　由于ADC驱动SDO引脚，主机微控制器驱动CS、CONVST和SCLK引脚，因此可通过尽可能减少所有器件的引脚电容来实现最低功耗。

　　对于CS和CONVST引脚，开关频率仅取决于吞吐速率。如前所述，SCLK频率应设置为可支持的最大频率，以便降低功耗。这并不矛盾：重要的是SCLK并不是自由运行--它应该仅在尽可能短的时间内激活，以便在SDO线路上传播每个位检验的结果并控制转换过程。这点依器件和分辨率而定，但通常为每位一个周期，再加上一些开销；对于12位转换器SPI接口，每次采样约为16个SCLK周期。因此，SCLK的最小频率为所需周期数乘以吞吐速率。