FPGA开发板—璞致 ZYNQ UltraScale+ MPSOC PZ-ZU2/3/4/5 核心板简介

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第一章********核心板简介

[]()1.1产品简介

璞致 ZU2/3/4/5 核心板采用 XILINX 公司的 ZynqUltraScale2/3/4/5 芯片作为主控制器， 核心板做了兼容设计，对于 ZU2/3/4/5 芯片细分的CG/EG/EV，我们也都做了兼容设计,对于 底板设计完全兼容。核心板采用 3 个 0.6mm 间距 120P 镀金连接器与母板连接，核心板四 个脚放置了 4 个3.5mm 固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境 下稳定运行。

[]()[]()1.2********产品规格

璞致 ZU2/ZU3/ZU4/ZU5 工业级核心板规格
主控制器
主控制器封装
DDR4/DDR4L
QSPI FLASH
EMMC
启动方式
千兆以太网
用户 LED
IO 数量
GTX 接口数量
工作电压/电流
工作温度
核心板尺寸、工艺
与底板扣接高度

[]()[]()1.3********产品外观

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[]()[]()1.4********产品尺寸

核心板尺寸为 83.8x64.8mm，核心板通过背面的 3 颗 0.6mm/120P 镀金高速连接器与底 板连接，合高 3mm。如下图是核心板的尺寸标注。

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[]()[]()[]()[]()第二章********核心板使用说明

[]()2.1********核心板供电

核心板供电电压是 5V，在核心板的四个角都留有电源输入管脚， 电源管脚在模块内部 已做了连通，此设计是为了方便底板的电源接入，设计时只需要连接一个角上的电源管脚， 核心板即可工作。电源连接需用铜皮连接且打足够的过孔保证电源通流能力。核心板上的所 有 GND 信号都需要连接到底板上，每个 GND 通过两个过孔与底板连接以确保通流能力 。 核心板的极限电流在 5V/3A，所以外部供电需要考虑极限电流情况以保证核心板工作稳定。

给模组供电的电源输出电压需要稳定 ，在模组电源输入加一级 DCDC 电源转换，从高 电压转到 5V，DCDC 电流输出能力可以选 5A 左右 ，如电源芯片 MP2482/MP2225 可以参 考 。在模组电源输入处需放置 2 颗 220uF/10V 电容保证电源质量，如果是使用钽电容，最 好用一个 1 欧姆 0805 电阻与电容串联，以保证钽电容的稳定性。

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[]()[]()2.2********核心板时钟

核心板为 PS 侧提供了 33.333Mhz 的时钟输入，输入的管脚位置为 PS_REF_CLK；为 PL 侧提供了 200Mhz 的 差分 时 钟 输 入 ， PL 侧 的 时 钟 输 入 管 脚 是 FPGA_12P_GC_65/ FPGA_12N_GC_65，管脚位置是 L3/L2；为 PL 侧 GTX 提供了一路 125Mhz 的差分时钟输入， 输入位置是 GTX 的 BANK224 的 CLK1,管脚位号是 V6/V5。另外， 125Mhz 时钟只在 ZU4/5 上提供，ZU2/3 上没有 GTX 接口，无法使用 。如下图列出了连接方式。

[]()[]()2.3********核心板全局复位

核心板提供了 nGST 复位按键，为系统复位按键，低电平有效。此引脚也引出到了连接 器，信号名称为 SYS_nRST_I，方便外部加入复位按键或者设计看门狗复位电路用。同时为了 系统稳定，我们在核心板上加了复位芯片 MAX811SEUS，复位输出信号也引出到了连接器 上，信号名称为 SYS_nRST_O，此信号可以用于单板其他外设的复位用，信号电平是 3.3V。 复位脚为 PS/PL 共用复位，连接到 PS 侧的 PS_POR_500(D21)引脚上和 PL 侧 BANK34 的 IO_L3N_34(G9)管脚。

如果底板上需要设计复位电路有以下几种情况需考虑。

1） 复位电路底板内部使用，只需要对地添加复位按键和一个 10uF 电容并口即可。

2） 复位电路需要预留在结构上供外部使用，需要添加对地按键，同时对地并联 10uF 电 容和 TVS 防静电器件。

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[]()[]()2.4********核心板启动方式

核心板支持四种启动模式，分别是 JTAG 、QSPI Flash 、EMMC 、SD 卡。板载了前三种 方式，SD 卡方式用户可以通过在底板上连接实现。 四种启动方式可以通过板载的拨码开关 来选择。如下图已列出各个模式拨码开关所在的位置。因主芯片发热量较大，所以在核心板 上需要加散热片，会遮挡 BOOT MODE 选择表格。

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[]()[]()2.5********网口连接

核心板上放置了一颗千兆以太网芯片 KSZ9031,以太网芯片与 ZYNQ 芯片之间通过 RGMII 接口互联，连接对应管脚见下表， 以太网对外连接只需要一个带变压器的 RJ45 即可 使用，芯片地址 PHY_AD[2:0]=001，连接原理图可参考下图（产品电路需加 ESD 保护电路）。

RMGII 信号	管脚名称	管脚位置
GTX_CLK	MIO26_501	L15
TXD0	MIO27_501	J15
TXD1	MIO28_501	K15
TXD2	MIO29_501	G16
TXD3	MIO30_501	F16
TX_EN	MIO31_501	H16
RX_CLK	MIO32_501	J16
RXD0	MIO33_501	L16
RXD1	MIO34_501	L17
RXD2	MIO35_501	H17
RXD3	MIO36_501	K17
RX_CTL	MIO37_501	J17
MDC	MIO76_502	B20
MDIO	MIO77_502	F20

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[]()[]()2.6EMMC管脚定义

板载 EMMC 容量 8GB，型号为 THGBMFG6C1LBAIL，管脚定义如下表

EMMC********引脚	管脚名称	管脚位置
EMMC_D0	MIO13	AH18
EMMC_D1	MIO14	AG18
EMMC_D2	MIO15	AE18
EMMC_D3	MIO16	AF18
EMMC_D4	MIO17	AC18
EMMC_D5	MIO18	AC19
EMMC_D6	MIO19	AE19
EMMC_D7	MIO20	AD19
EMMC_CLK	MIO22	AB20
EMMC_CMD	MIO21	AC21
EMMC_nRST	MIO23	AB18

[]()[]()2.7QSPIFLASH

核心板设计了两路 QSPI FLASH，容量为 32MB 的 QSPI FLASH，QSPI0 为默认贴片的， QSPI1 为预留的，不贴片 。QSPI FLASH 可用于存储启动文件和用户文件。

QSPI0FLASH引脚	管脚名称	管脚位置
DATA0	MIO4	AH16
DATA1	MIO1	AG16
DATA2	MIO2	AF15
DATA3	MIO3	AH15
QSPI_CS	MIO5	AD16
QSPI_CLK	MIO0	AG15

[]()QSPI1FLASH引脚	管脚名称	管脚位置
DATA0	MIO8	AF17
DATA1	MIO9	AC16
DATA2	MIO10	AD17
DATA3	MIO11	AE17
QSPI_CS	MIO7	AH17
QSPI_CLK	MIO12	AC17

[]()2.8板载LED

为方便调试，核心板上放置了三颗 LED，LED 连接到 PL 侧，LED 的管脚位置如下表， 当管脚输出高电平时 LED 点亮，低电平 LED 灭。

序号	管脚名称	管脚位置
LED1	IO-T1U-64	AH6
LED2	IO-T2U-64	AB5
LED3	IO-T3U-64	AE4

[]()[]()2.9BANK接口电平选择

单板上 BANK64/66 为 HP-BANK，接口电平配置为 1.2/1.8V, 可以通过单板上 提供的指示进行 0 欧姆电阻选焊来调节电压，默认电平为 1.8V。另外对于 ZU2/3 和 ZU4/5，HR-BANK 的命名有所差异，对于 ZU2/3 有 BANK24/25/26/44，对于 ZU4/5 有 BANK44/45/46/43,两者 BANK 分别对应， 管脚兼容，BANK 电平可以实现 1.8V/2.5V/3.3V 三种电平转换，更换电阻位置即可,默认电平为 3.3V。

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[]()[]()2.10PS侧********DDR

PS 侧配置了四颗工业级 DDR4 芯片，单颗容量 1GB， 四颗共计容量为 4GB,型号为 MT40A512M16LY-062E，DDR4 管脚分配直接调用系统分配即可。也可以参考我司提供的例 程。

[]()[]()2.11PL侧********DDR

PL 侧配置了一颗工业级 DDR4 芯片，单颗容量 1GB，型号为 MT40A512M16LY-062E， DDR4L 管脚分配参见下表。

DDR4********引脚	管脚名称	管脚位置
DDR4_D0	IO-L20P-65	J6
DDR4_D1	IO-L24P-65	H9
DDR4_D2	IO-L21P-65	J7
DDR4_D3	IO-L23P-65	K9
DDR4_D4	IO-L21N-65	H7
DDR4_D5	IO-L23N-65	J9
DDR4_D6	IO-L20N-65	H6
DDR4_D7	IO-L24N-65	H8
DDR4_DM0	IO-L19P-65	J5
DDR4_DQS_P0	IO-L22P-65	K8
DDR4_DQS_N0	IO-L22N-65	K7
DDR4_D8	IO-L14P-65	M6
DDR4_D9	IO-L17N-65	N8
DDR4_D10	IO-L15N-65	N6
DDR4_D11	IO-L15P-65	N7
DDR4_D12	IO-L18N-65	L8

DDR4_D13	IO-L17P-65	N9
DDR4_D14	IO-L14N-65	L5
DDR4_D15	IO-L18P-65	M8
DDR4_DM1	IO-L13P-65	L7
DDR4_DQS_P1	IO-L16P-65	P7
DDR4_DQS_N1	IO-L16N-65	P6
DDR4_A0	IO-L8N-65	H1
DDR4_A1	IO-L3P-65	U8
DDR4_A2	IO-L8P-65	J1
DDR4_A3	IO-L3N-65	V8
DDR4_A4	IO-L11P-65	K4
DDR4_A5	IO-L4P-65	R8
DDR4_A6	IO-L9N-65	J2
DDR4_A7	IO-L2P-65	U9
DDR4_A8	IO-L9P-65	K2
DDR4_A9	IO-L1P-65	W8
DDR4_A10	IO-L4N-65	T8
DDR4_A11	IO-L7N-65	K1
DDR4_A12	IO-L6N-65	T6
DDR4_A13	IO-L1N-65	Y8
DDR4_A14	IO-L11N-65	K3
DDR4_A15	IO-L5P-65	R7
DDR4_A16	IO-T2U-65	P9
DDR4_BA0	IO-T1U-65	H2
DDR4_BA1	IO-L5N-65	T7
DDR4_BG0	IO-2N-65	V9
DDR4_CS	IO-L6P-65	R6
DDR4_nACT	IO-L13N-65	L6
DDR4_ODT	IO-L19N-65	J4
DDR4_RESET	IO-L7P-65	L1
DDR4_CLK_P	IO-L10P-65	H4
DDR4_CLK_N	IO-L10N-65	H3
DDR4_CKE	IO-T3U-65	K5

[]()[]()[]()[]()第三章********底板设计注意事项

[]()3.1电源部分PCB********设计

电源输入需要铺铜皮连接，打足够的过孔保证通电流能力，但电源电压较高，干扰较大， 在保证通流的条件下不要让这个铜皮更大，以免干扰其他信号。地管脚需要连接到地平面上， 且一个地管脚需要打两个过孔，保证通流和充分连接。

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[]()[]()3.2********高速接口布局走线

1）USB 口：

USB PHY 芯片的并口速率在 60Mhz，并口走线需要保证等长，且长度不大于 1000mil （25.4mm）， 所以 PHY 尽量靠近模组放置，USB 差分线 DP/DM 可以拉的长一些。

2）千兆以太网：

与 RJ45 端连接的信号需要保持等长，RGMII 接口的 TX 部分与 RX 部分需要单独保持等 长。

3）HDMI 接口

HDMI 接口信号需要走差分，且差分之间需保持等长控制。

[]()[]()3.3LVDS信号

模组的 BANK 电平可以在 1.2/1.8V/2.5V/3.3V 三种电平之间选择，默认为 3.3V 电平，如 果需要工作在 LVDS 模式下，需要把接口电平调整为 1.8V 或者 2.5V。同时底板的 LVDS 信 号走线需做差分/阻抗控制处理，并且差分之间保持等长。

[]()[]()3.4GTX信号走线

GTX 走线需要考虑的问题比较多，对于有疑问的用户可以联系客服接入技术支持。

[]()[]()3.5********产品防护

对于产品设计，需要在各类接口加上防护电路。需按防护等级需求进行设计。

[]()[]()[]()[]()第四章********核心板管脚与信号等长

[]()4.1********核心板管脚定义

PZ-ZU2/3/4/5 核心板共引出 PS 侧 38 个管脚，PL 侧 192 根管脚，PL 管脚其中有 96 根信号电平 1.2/1.8V，96 根信号可以 1.8/2.5/3.3V 三种电平调节。详细的管脚定义参见文件 夹《PZ-ZU23CGEG 核心板管脚与等长》《PZ-ZU45CGEGEV 核心板管脚与等长》。

[]()[]()4.2********信号等长

为方便用户设计底板以及信号走高速，我们提供了 J1-J3 连接器上的走线长度数据， 方便用户协同底板设计。详细数据表格参见文件夹《PZ-ZU23CGEG 核心板管脚与等长》《PZ- ZU45CGEGEV 核心板管脚与等长》。

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审核编辑 黄宇