数字前端设计的x.5分频实现思路
思路很简单，在3个周期里产生两个脉冲，等效于分频1.5。
第一个脉冲很容易实现。计数器2’b00 -- 2’b01 – 2’b10无限循环，最高位就是每三个周期出现一次的脉冲。第二个脉冲要用到一个negedge DFF。两个脉冲OR一下，输出就是1.5分频。
下面是Verilog RTL及波形。
2.5分频
一样的思路，5个周期产生两个脉冲就可以了。
其他x.5分频可以按同样的思路类推。
这种分频后的输出有几个“缺陷“，使用的时候要注意。
-占空比无法做到50-50。
-分频输出有一点jitter。Jitter来自于两个脉冲上升沿相对于原始时钟的上升沿下降沿，delay是不一样的。原始时钟本身上升沿下降沿的jitter会叠加在上面。
要求不高的场合，这种数字逻辑实现的小数分频输出可以当作时钟用。Jitter要求高的场合，还是要用PLL实现。
审核编辑：黄飞
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
pll
+关注
关注
6文章
740浏览量
134572 -
计数器
+关注
关注
32文章
2121浏览量
92976 -
分频
+关注
关注
0文章
237浏览量
24731 -
数字逻辑
+关注
关注
0文章
67浏览量
16454 -
数字前端
+关注
关注
0文章
7浏览量
7765
发布评论请先 登录
相关推荐
五分频电路，四分频电路
四4分频电路下图的分频电路输出占空比均为50%，可用D-FF，也可用JK-FF来组成，用JK-FF构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而FF中的引脚R、S(
发表于 06-22 08:02
IC数字前端设计实战案例系列pdf
来说,verilog是很好的，verilog代码不是说只能在fpga上跑的，用不同的综合器，可以得到不一样的器件，在集成电路工艺上，用cadence综合实现就可以得到数字IC，如果你真想做IC前端设计的话
发表于 12-14 16:18
STC12单片机定时器中断12分频改为1分频时的问题
=0X80; //12分频变为1分频 TH0=0xff; TL0=tl0; EA=1;//开总 中断 ET0=1;//开定时器0中断 TR0=1
发表于 03-07 16:28
[招聘] 新思科技（Synopsys）上海/西安招聘数字前端AC
大家好！ 这边是Synopsys HR, Maggie, 我们在上海/西安招聘数字前端的AC工程师， 具体职位描述如下，有意向的朋友，欢迎发送简历到[url=]limin@synopsys.com
发表于 03-03 09:49
小白入门数字前端，求大神指教需要学什么知识以及用哪些软件
本帖最后由 无名兵卒 于 2018-3-22 15:24 编辑
事情是这样的，我目前在念研一，我们组里需要做数字的但又没有做数字的，所以老师想让我转到数字前端，可我是啥都不懂啊，望看到这个帖子
发表于 03-22 15:21
汽车音响，意大利AD-X2MM二分频专用分音器测评
AUDIODEVELOPMENT型号为X2MM的二分频分音器就完美契合我的要求，它的到来，简直是为我的二分频套装喇叭而生，把不同的声音频带分配到它最合适的音域单元去播放出来，让我的套装
发表于 11-19 10:03
三分频音箱比二分频好在哪看了就知道
首先我们要弄明白，什么是二分频器，什么是三分频器？二分频器是由一个高通滤波器和一个低通滤波器组成，而三分频器又有增加了一个带通滤波器，由于滤波器在
发表于 01-28 16:58
工商网监
评论