一文详解MOSFET的非理想特性

本文要点

MOSFET非理想特性对模拟集成电路设计有重要影响

空载电导率、沟道长度调制和亚阈值导通是需要考虑的非理想特性

工艺、电压和温度变化对晶体管性能有影响

本文摘要

MOSFET的非理想特性对模拟集成电路设计具有重要影响。文章介绍了非理想特性的多个方面，包括电容、体效应、沟道长度调制、亚阈值导通、迁移率下降以及饱和速度和压敏降阈。同时，工艺、电压和温度变化也对晶体管性能产生影响。因此，在模拟IC设计过程中，需要考虑并解决这些非理想特性和外部条件的影响。

MOS 晶体管表现出理想模型未涵盖的各种二阶效应。为了设计能够在现实世界中工作的模拟集成电路，我们需要了解这些非理想情况。

在上一篇文章中，我们介绍了MOSFET的基本结构和工作区域。我们讨论的模型描绘了理想的 MOSFET，并且由于其沟道尺寸较长，对于早期 MOS 晶体管来说相当准确。然而，随后的研究和晶体管的持续小型化都揭示了晶体管行为的一系列非理想性。本文将介绍这些非理想的基础知识以及它们如何影响模拟集成电路中的晶体管性能。

寄生电容

由于 MOSFET 的物理实现，端子结之间会形成以下寄生电容：

CGS：栅源电容。

CGD：栅漏电容。

CGB：栅体电容。

CSB：源极至主体电容。

CDB：漏极至体电容。

在设计包含 MOSFET 的模拟 IC 时，这些电容在电路带宽中发挥着重要作用。图 1 说明了它们的位置。

图 1.具有寄生电容的 MOSFET 结构。

电容值随工作区域而变化，我们将在接下来的部分中讨论。

栅源电容和栅漏电容

虽然图 1 中未显示，但在晶体管制造过程中，源极和漏极略微延伸至栅极下方。在栅极与源极或漏极重叠的区域中，形成电容器，其中栅极氧化物 (SiO2) 作为它们之间的电介质。这种重叠的长度称为Ldiff。

由氧化物电容 ( Cox)形成的栅极到源极（或漏极）电容器的值可以计算为：

等式 1。

在这里：：

εox 是二氧化硅的介电常数

tox 是栅极氧化物的厚度（如图 1 所示的高度）。

这个栅源（或漏极）电容的简单方程仅在源极和漏极彼此分离时才有效，当晶体管处于截止或饱和状态（因为沟道夹断）时，情况也是如此。在线性区域中，源极和漏极沟道实际上被电阻沟道“短路”，因此我们只需要关心栅极和沟道之间的氧化物电容。

由于器件是对称的，因此在线性区域中，我们可以假设源极和漏极各占氧化物电容值的一半。栅极到源极和栅极到漏极的值可以计算为：

等式2。

栅体电容

CGD的值实际上由两个独立电容器的并联组合组成：

氧化物电容器，位于栅极和衬底之间。

耗尽层电容器，形成于耗尽层（沟道和衬底之间的区域）和衬底之间。

氧化物电容值可以使用以下公式计算：

等式 3。

和耗尽电容，使用这个：

等式 4。

其中CGBO是取决于晶体管物理特性的栅极体重叠电容项。

氧化物电容器和耗尽电容器彼此并联——当两者都存在时，它们就加在一起。在截止区域中，因为栅极和主体之间没有通道，所以CGB的值是等式 3 和 4 之和。一旦存在通道，Cox就会与主体断开，正如我们之前与栅极讨论的那样到源极/漏极电容。因此， CGD的值等于Cdep，可以使用公式 4 求出。

源极至体电容和漏极至体电容

导出CSB和CDB的值涉及大量的器件物理知识。这些值由结电容(CJ)决定。CJ的值由耗尽区宽度决定，而耗尽区宽度又取决于 MOSFET 内的掺杂浓度。

我们需要了解的是，CSB和CDB在源极或漏极与主体之间的连接处将保持恒定，因为端子的尺寸在工作区域之间不会改变。

电容值汇总

表 1 按工作区域总结了 MOSFET 的寄生电容值。

表 1.寄生电容值。

身体效应

我们之前讨论了晶体管的体极端和源极端通常如何连接到相同的电位，但没有详细说明原因。为了理解其中的原因，让我们更深入地了解一下物理晶体管， VGS的值从 0 增加到大于阈值电压 (Vth)。

随着VGS从零缓慢增加，硅内的正空穴被推离栅极，留下带负电的离子。这会产生耗尽层——其中不存在电荷载流子的区域。随着VGS继续增加，栅极电荷开始缓慢增长到大于耗尽层的电荷，从而在源极和漏极之间形成电子沟道。

我们假设体电压变得比源电压更负（VSB> 0）。现在更多的空穴被吸引到体终端，导致通道附近形成更大的耗尽区。这意味着阈值电压的增加，因为现在需要更大的栅极电压来克服耗尽区的电荷并形成沟道。当VSB< 0时，情况相反：沟道附近形成较小的耗尽区，并且V th相应降低。

体效果如图2所示。

图 2.ID与VGS随VSB变化的关系（浅蓝色：VSB= 0 V；绿色：VSB= –0.5 V；红色：VSB= 0.5 V）。

相对于体效应的阈值电压可以计算为：

等式 5。

在这里：：

Vth0是标称阈值电压

ΦF是硅的费米势。

体效应对模拟设计有很大影响——将晶体管堆叠在一起非常流行，这会导致体效应以一种不平凡的方式改变阈值电压。

通道长度调制

理论上，处于饱和状态的晶体管应该充当具有无限输出电阻的完美电流源。实际上，当沟道夹断时，VDS仍然对漏极电流有影响，因此晶体管的输出电阻很大但有限。这是由于一种称为沟道长度调制的现象，其中随着饱和区漏极电压的增加，沟道长度开始逐渐减小。

为了适应沟道长度调制，我们将饱和状态下的漏极电流方程调整为：

等式 6。

通道长度调制系数 λ 的计算公式为：

等式 7。

由此，我们可以计算出饱和状态下的输出电阻（ROUT）为：

方程 8.

亚阈值传导

之前，我们定义了三个晶体管工作区域：截止区域、线性区域和饱和区域。事实上，还有第四个区域：亚阈值区域，它在超低功耗模拟 IC 设计中非常流行。

该区域的形成是因为晶体管不会在VGS低于Vth时完全关闭。相反，扩散电流在源极和漏极之间构成了一个小沟道。当VGS< V th时，该扩散电流不可忽略，并且与V GS呈指数依赖性。所得亚阈值区域的 I- V曲线计算如下：

方程 9.

在这里：

流动性下降和速度饱和

晶体管内的漂移电流由内部电场决定，随着晶体管尺寸的缩小，其电场迅速增加。事实证明，对于短沟道晶体管，晶体管内可以实现少数载流子的最大速度。这称为饱和速度。

这限制了某些器件相对于VGS和VDS的电流增加，因为它们的驱动电流最终会达到顶峰。此外，随着电场继续增加，这些载流子的迁移率降低，导致在这些非常高的电压下驱动电流减少。这种短沟道效应是现代晶体管行为的许多方面之一，无法通过我们在上一篇文章中看到的平方律方程来预测。

漏极诱导势垒降低 (DIBL)

当VDS变得足够大时，漏极开始将负电荷吸引到栅极下方的表面，帮助栅极创建沟道。结果，有效阈值电压降低，形成Vth与VDS成反比的关系。这称为漏极诱导势垒降低，简称 DIBL。

PVT 变化

工艺、电压和温度的变化（统称为 PVT）共同构成了我们将讨论的最后一个非理想情况。

当制造晶体管时，制造工艺的变化是不可避免的。工艺变化可能会改变重要的晶体管特性，从而导致不同的阈值电压、载流子迁移率和寄生电容等影响。这些过程变化通常包含在四个“角落”内：快-快、快-慢、慢-快和慢-慢。角点描述了基于最坏情况制造统计数据的 PMOS 和 NMOS 晶体管的相对速度。

除此之外，通过蒙特卡罗分析测试一个晶体管到另一个晶体管的变化，该分析使用包含制造的晶体管参数变化的统计数据的模型。模拟设计人员必须同时使用蒙特卡罗方法和角点方法，因为失配会对电路性能产生毁灭性影响。

最后，工作电压和环境温度也会影响晶体管性能。在 IC 设计过程中必须检查这些环境条件，以确保最终产品按照规格运行。

审核编辑：汤梓红