西门子发布Tessent RTL Pro加速下一代关键可测试性设计任务

西门子数字化工业软件近日推出Tessent RTL Pro创新软件解决方案，旨在帮助集成电路(IC) 设计团队简化和加速下一代设计的关键可测试性设计(DFT) 任务。

随着IC 设计规模不断增大、复杂性持续增长，工程师需要在设计早期阶段发现并解决可测试性问题，西门子的 Tessent 软件可以在设计流程早期阶段分析和插入大多数 DFT 逻辑，执行快速综合，运行ATPG（自动测试向量生成），以发现和解决异常模块并采取适当的措施，满足客户不断增长的需求。

Tessent RTL Pro 进一步扩展了 Tessent 产品组合的设计编辑功能，可在设计流程早期自动完成测试点、封装器单元和X-bounding 逻辑的分析和插入，有助于客户缩短设计周期，改进设计的可测试性。与其他解决方案不同，Tessent RTL Pro 可处理复杂的Verilog 和 SystemVerilog 结构，同时保持原始RTL 设计的风格。

半导体公司Renesas 目前已采用 Tessent RTL Pro 来推进其“左移”(Shift-left) 工作。Renesas Electronics Corporation 共享研发EDA 业务部数字设计技术部门资深EDA 主任工程师Tatsuya Saito 表示：“使用 Tessent RTL Pro 进行下一代汽车半导体设计，能够帮助 Renesas 延续左移策略，减少传统设计流程的迭代次数，我们现在不仅可以完成这个既定目标，同时还能保持一流的覆盖率和向量数量，为后端和验证团队提供包含 Tessent IP（包括 RTL 中的 VersaPoint 测试点）的相同完整设计视图，这对 Renesas 提升竞争力而言至关重要。”

新解决方案与西门子 Tessent DFT 工具配合使用能够实现先进功能，Tessent RTL Pro 能够分析RTL 复杂性及其对测试点插入的适应性，从而评估是否能够高效地编辑用户的RTL 结构，这是在整个设计过程中添加测试点时的一个关键因素，能够帮助用户缩短设计周期，加快产品上市速度。

在综合之前添加DFT 逻辑时，Tessent RTL Pro 的“左移”功能有助于增强第三方工具优化面积和时序的能力，在门级电路中只需执行扫描链插入。设计插入在RTL 开发阶段进行，利用RTL 输出，实现与第三方综合和验证软件的无缝集成。此外，RTL Pro 生成的设计文件可与任何下游的综合或验证流程配合使用，而无需封闭流程。

西门子数字化工业软件 Tessent 部门副总裁兼总经理 Ankur Gupta 表示：“Tessent RTL Pro 继续履行西门子的使命，为芯片设计人员和DFT 工程师提供业界领先的解决方案，用于其设计流程。由于能够在设计的RTL 阶段中分析和插入封装器单元、X-bounding逻辑和VersaPoint 测试点，客户现在可以显著提高其设计的可测试性，从而进一步推进其左移计划。”

审核编辑：刘清