去耦电容容值怎么选

相信大家都知道对于电路设计，芯片的供电管脚需要增加一个去耦电容，往往很多“前辈”会告诉你，根据“前辈”的数十年的经验，容值选0.1uF就好了。

那这里有几个需要深究的问题：

1. 为什么需要去耦?

2. 去耦电容容值怎么选?

3. 用什么类型的去耦电容?

为什么要去耦?

芯片作为系统产品设计的核芯，为了保证其在复杂的电磁环境下可靠稳定的工作是作为硬件工程师的一个设计基本要求。

如下图所示，在芯片的供电管脚和接地管脚之间并联一个去耦电容，利用电容的储能特性，可在芯片电源出现短时波动为芯片提供相对稳定的电压，保证芯片的供电稳定，但往往这个我们又称之为储能电容，相对去耦电容都是容值较小，而储能电容则是容值较大的。

当系统受到高频电磁干扰时，去耦电容的高频阻抗特性可将干扰信号旁路，减小流向芯片的干扰，起到保护芯片的作用。

当芯片内部有高频信号，去耦电容同样可以抑制芯片对外发射干扰信号的作用。

所以，去耦电容的主要作用是抑制外部高频信号对芯片的干扰，同时也抑制芯片内部的高频信号对外部的干扰。

旁路电容?去耦电容?

旁路电容(bypass capacitor)，去耦电容(decoupling capacitor)，从两者字面意思理解，bypass就是一个低通滤波的效果，将高频信号旁路到地。而去耦的字面意思是去除高频耦合信号。

往往基于以上的理解，我们把模拟芯片(运算放大器，LDO等线性器件)的供电管脚的电容称之为旁路电容，用以旁路外部的高频信号。把一些数字芯片或者芯片内部会产生高频信号的器件的供电管脚的电容称之为去耦电容。

但实际上我们不用太在意这个叫法，比如模拟芯片的旁路电容实际上也可以称之为前端系统的去耦电容(去除该模拟芯片供电系统的高频耦合信号)。

去耦电容容值怎么选?

上面我们知道了去耦电容的主要作用，那这个去耦电容到底怎么选择呢?

如下图所示，这是电容的常用的一个等效模型，包括等效串联电阻ESR，等效串联电感ESL以及电容值。 基于此，可以得到电容的等效阻抗Z=R+jwL-1/jwC，为了简化，其中用R表示ESR，L表示ESL，基于此如下是其阻抗表达式的绝对值部分，从如下公式可以看出，在谐振频率fo处拥有最小的阻抗。

由此可以看出，选择去耦电容的谐振频率尽量接近想要滤除的高频干扰信号的频率，这样可以达到最好的去耦效果。

上图是各种100
uF电容的频率响应。 理论上，电容阻抗将随着频率增加呈单调下降。 但由于ESR使阻抗曲线变得平坦。 随着频率不断升高，阻抗由于电容的ESL而开始上升。 底部位置和宽度将随着电容结构、电介质和等效器件的值而变化。 因此常常可以看到较大值电容与较小值电容并联。 较小值电容通常具有较低ESL，与较高频率的电容看似相同。 这可以在更宽频率范围内扩展并联组合的总体性能。

此外，上图可以看出对于同样容值将显示大致形状与图示类似的阻抗曲线。 虽然实际曲线图有所不同，但大致形状相同。 最小阻抗由ESR决定，高频区域由ESL决定(后者很大程度上受封装样式影响)。

下面我们又分别截取TDK官网0.1uF、1uF、10nF电容的阻抗特征曲线，从给出的曲线可以看出，0.1uF对应20MHz的谐振频率，1uF对应5MHz的谐振频率，10nF对应60MHz的谐振频率。

TDK电容(0.1uF)特征曲线

TDK电容(1uF)特征曲线

TDK电容(10nF)特征曲线

显然，在实际工程应用中，很难非常准确的知道需要去耦的高频信号频率，但可以判定一个宽泛的区间，然后尽量把选择去耦电容的谐振频率点在想要滤除的高频信号区间内。

对于大部分的硬件工程师遇到的模拟器件，例如运算放大器、LDO、DC-DC、ADC、DAC等等，其不管是芯片内部的高频信号还是芯片供电管脚的前端系统可能存在的高频信号的频率基本上收敛在10MHz~40MHz以内，这样选取0.1uF这种20MHz谐振频率的电容就相对会有更好的去耦电容。

当然，以上只是一个很宽泛的区间，实际上每个系统千差万别，每个芯片也差异很大，作为模拟工程师，还是要根据实际的具体应用选择最合适的去耦电容。

用什么类型的去耦电容?

电解电容：电解电容均有极性，因此无法耐受约一伏以上的反向偏置电压而不造成损坏。大多数去耦应用不建议使用电解电容。

多层陶瓷(MLCC)表面贴装电容的极低电感设计可提供近乎最佳的RF旁路，因此越来越频繁地用于10MHz或更高频率下的旁路和滤波。更小的陶瓷芯片电容工作频率范围可达1GHz。对于高频应用中的这些及其他电容，可通过选择自谐振频率高于最高目标频率的电容，确保有效值。

薄膜型电容一般使用绕线，增加了电感，因此不适合电源去耦应用。此类型更常用于音频应用，此时需要极低电容和电压系数。