Uart的接收采样率为什么是发送速率的16倍？

我是一名ASIC设计工程师，我遇到了很大困扰，几乎都影响了我的生活，因为我头发太多了，常常很难融入身边的同事，没有共同语言，显得格格不入，老板也以为我不够努力工作。

Hello大家好，今天给大家带来的是一些IC相关的冷知识，也可以说是一些奇怪的知识。好，废话不多说，我们开始吧。

什么是tape-out holiday？

对于ASIC设计前端工程师而言，流片前前端工程师代码冻结后(freeze)后，有段时间下一个项目还没有立即确定下来，所以这段时间基本没什么工作，每天可以准点下班，周末双休，上班踩点打卡，基本是被老板或主管默许的。当然也不排除项目之间无缝衔接的情况，甚至重叠着来，hh！

Uart的接收采样率为什么是发送速率的16倍？

学过串口通信的朋友都知道这个设计，这个来源在最早要追溯到8086处理器芯片中，为了兼顾速度和稳定性，采样倍数就采取了16倍。所以就一直流传下来了。实际上最佳采样位置为N/2处，N为样点的个数，其实8倍，4倍，2倍都可以，只要保证在数据中间位置采样都可以。当然频率越高信号抗干扰能力就越强！

Intel PSG是啥？

中文为Intel可编程逻辑事业部（Programmable Solutions Group），前身就是我们熟知的Altera，当时我们老师教我们叫奥尔特啦，这家公司在2015年被Intel收购，成为了intel的一个部门，现在就叫做intel PSG，但是很多老工程师还习惯叫Altera，旗下的开发工具就是Quartus II，现在应该更新到20.0了吧，而我还用的是13.0。

7nm和28nm芯片设计对于ASIC前端设计工程师来说有什么区别？

基本没区别，工艺的制程高端与否，对于前端工程师来说，感知并不强。而且因为工艺的提升，芯片的工作频率可以做到更高，留给工程师设计的组合逻辑延迟余量可能还会更宽裕。可见工艺越高对单个模块单纯的RTL设计其实是更友好了。换句话说，工艺越高，对你的设计时序要求还越低。

什么是first chip manufacture？

传统的芯片厂商引以为豪的就是first chip manufacture，可以理解为第一版量产，所以在IC设计工程上，通常是80%采用现有成熟的设计和IP方案，做20%的更新，万物基于”二八定律“（除了第一版肯定是从无到有的全新。所以说芯片设计就是一种模式设计，从功能规则制定到最终流片及验证，若完全遵循一整套业内公认的设计方法学，芯片必然能够成功。）

什么是小黄鸭调试法？

传说中有一个内力深厚的程序员，总是带一个小黄鸭在身边，每当遇到bug，他就掏出小黄鸭，耐心的向小黄鸭解释每一行程序的作用，以激发灵感发现bug。在Verilog系统设计中，debug也可以尝试类似的调试方法，强迫自己解释每一行代码的功能理清楚思路，bug自然会显露出来。另外经常进行代码和设计文档的review也是新手有效的学习方法，能收到老手的建议和反馈，自己会发现不少笔误、优化和改进的地方。

什么是sign off？

在ASIC设计中所提到的sign off，一般是有两次，在代码仿真完成、覆盖率收集100%完成，后续代码就不允许再进行修改，称为第一次sign off，也有叫做freeze，即代码冻结。等到芯片后端布局布线通过后，时序没有问题，下一步就可以直接进入foundry也就是工艺厂进行流片了，这称为第二次sign off。

什么是MPW？

MPW全称为Muti Project Wafer意思是多项目晶圆，可以理解为拼多多的形式，大家一起拼单流片（不仅晶圆厂有专人负责这类业务，还有专业的中介公司，组织设计公司一起流片，前提是在同一种工艺下）。大家来分摊Mask的成本。而full mask就是土豪公司独享的moment，流片主要是贵在Mask，也就是掩模板，这个东西的原材料不值钱，但制造它的机器特别贵，所以到手的Mask十分贵，所以就产生了这种新模式来帮一些小公司或学术机构分摊成本。Mask的贵，号称几片石英玻璃=魔都一套房，不是开玩笑的。

什么是cost down？

芯片产品中为了对应中低端市场，会对当前的旗舰产品进行cost down，也就是削减成本，比如CPU部分砍去两个大核，基带部分砍去一半的带宽。往往会带来芯片面积的降低，从而成本更低，面向中低端市场，来获取更大的出货量。所以cost down非常重要。

审核编辑 ：李倩