符合高压电源模拟IC的闩锁认证要求

高压 （HV） 电源模拟集成电路 （IC） 几乎用于每个电子系统，包括电池电源转换、音频、汽车、工业、医疗和 LED 驱动器。与使用数字低压IC设计相比，确保此类IC的设计符合闩锁资格要求涉及一种概念上不同的方法。此应用提供有关模拟 IC 设计闩锁合规性的指导。本应用笔记的类似版本最初于2018年4月18日出现在EDN上。

介绍

与设计数字低压（LV）IC的方法相比，确保高压（HV）功率模拟IC符合闩锁资格要求的设计考虑因素大不相同。LV IC的静电放电（ESD）和闩锁设计挑战通常在I/O库单元级别解决，无需定制即可在各种产品中重复使用。

高压IC通常结合了与p基板隔离的多个电压域。从成本角度来看，液络部隔离工艺技术占主导地位。它们支持所谓的隔离 N 型槽，以封闭器件和电路块。在扩展CMOS（ECMOS）工艺中，口袋由一组深Nwell（DNW）植入物形成。由于深度植入的限制，这种方法可实现40V范围内的口袋电压额定值。使用双极性 CMOS DMOS （BCD） 工艺技术可以实现高达 120V 的电压范围，其中 N 型口袋由埋入层、可选沉降片和相对较厚的生长 N 外延层组合形成。该技术集成了功率优化的互补横向DMOS器件，具有漏极扩展以及用于源和体区域的非自对准或双扩散方案1.腔隔离的最小工艺布局设计规则不足以进行闩锁注射测试。相反，需要针对复杂布局的应用程序特定闩锁设计规则。

总体而言，闩锁设计规则、标准和检查器描述很少结合实际设计解释其方法步骤背后的原因。这种理解往往有助于组织有效的实践经验。在本应用笔记中，我们从闩锁式角度探讨了对高压模拟IC设计这一多样化、新颖和复杂主题的理解差距。我们按逻辑顺序连接半导体结构层面的解释，然后引入用于闩锁收集特征和预防间隔规则的注入器受害者形式主义。然后，我们将一组定义应用于闩锁间距规则参数和模块级验证原则的实验方法，以实现IC闩锁协同设计的实用概念。本应用笔记没有从历史或多样性的角度对高压闩锁主题进行广泛的回顾，而是提出了一种通过实践成功验证的方法。

闩锁是由集成有源器件区域形成的寄生结构的副作用。在某些区域的附近，注入的载流子可以在衬底中漫射和漂移长距离，并且在一定的电流水平下，由于冲击电离、热载流子产生和寄生双极性增益之间的正反馈，启动非线性电导率调制。因此，暂时的电气状态偏差会导致非专用的强电流路径。它可能导致不可逆转的损坏或导电状态的形成，只要原始电源状态保持不变（即闩锁），这种状态就无法自耗散。闩锁状态通常通过比较激励前后的电源电流来检测。

闩锁状态可以通过连接到I/O引脚的正向偏置结注入电流或测试脉冲期间电源引脚的过压来诱导。在实际环境中，这种影响可能是由电涌、电磁干扰 （EMI） 事件、与感性负载的间歇性连接、热插拔和电离辐射引起的。闩锁鲁棒性本质上是一种IC质量度量，它代表了承受一定程度的短期电气状态偏差并恢复到原始功能状态而不会发生不可逆转变化的能力。分别按标准进行资格测试2仿真两个事件：I/O引脚中的电流注入和电源引脚的过压。典型标准是所有电源电流的变化小于10%，并通过全功能测试程序。

因此，闩锁测试基本上检查特定IC设计的稳定性，以应对与环境接口的引脚工作条件的相对短期偏差。ESD条件类似用途测试的类比是上电模式系统级ESD测试[3,4].由于传统电路仿真模型缺乏覆盖率，如果没有专用方法，很难预测闩锁测试的通过水平。

了解高压闩锁

高压 IC 闩锁适用于过压和注入闩锁测试模式。最大工作电压 （MOV） 和绝对最大额定电压 （AMR） 是与高电压电平相关的两个主要额定值。在 MOV 范围内运行可确保长期可靠性，而将电压提高到 AMR 以上可能会导致立即发生不可逆转的故障。分别，对于MOV和AMR之间的范围，预期具有生存能力，即在这种状态下，完成闩锁测试。不确定性与正式数据手册IC引脚AMR电压（可设置为MOV低至10%）、连接到引脚的集成器件的实际物理AMR与具有特定布局设计的IC引脚的实际物理AMR之间的相关性有关。

从低压数字IC传播，电源引脚的标准过压测试定义为1.5 x MOV的水平2.如果未达到电流限制，则相同的电平会限制注入电流测试的电压顺从性。虽然在LV CMOS电路中可以轻松满足此电压电平，但具有功率优化LDMOS的高压电路并不总是可以承受它。解决此问题的一种方法是最大应力电压（MSV）方法，它限制了测试电压2.注入测试会在高压引脚之间感应检测电流，这可能导致高焦耳热。

然而，高压闩锁的主要实例与寄生结构本身有关。解释这一点的最简单方法是与更熟悉的 LV 闩锁进行比较。低压闩锁通常涉及通过I/O单元内部或内核电路中形成的寄生可控硅整流器（SCR）的电流路径。

例如，在图1所示的推挽式I/O缓冲器中，当输出被上拉到电源电平以上时，来自PMOS体二极管的高端（HS）空穴注入受到激励。在负注入电流测试中，输出被拉到地电平以下，低侧（LS）电子注入通过NMOS体二极管实现。高电流路径在器件源表示的p+发射极和n+发射极之间形成。根据物理效应，防闩锁规则要求在NMOS和PMOS器件的放置上，通过主体拉环完全隔离，以减少n-p-n和p-n-p结构的增益。由于载体直接注入SCR结构基座内，因此间距规则必须控制保护环的长度L新碱基和 L普巴斯.增益降低导致SCR保持电压增加至高于电源电平，从而消除了形成闩锁状态的物理可能性。

图1.等效结构横截面，用于解释 I/O 闩锁场景，并附有 HS 和 LS 注入闩锁测试的电路图，CMOS 器件由体二极管表示。

然而，只要将NMOS和PMOS器件放置在单独的N型口袋中，这种IC I/O缓冲器闩锁方案和预防规则就与高压技术无关。这种方法是一种通常的设计实践，可确保LV I/O闩锁的通过水平，同时满足口袋隔离的最低设计规则。

在低压磁芯闩锁的情况下，注入结位于I/O单元区域，而受害者由核心电路表示。在高电位差下，从I/O注入的ESD二极管载流子可能会漂向核心电路（如图2左侧的NMOS-PMOS逆变器所示），并引起寄生内核SCR导通。核心电路的较高灵敏度是使用最大体源间距规则的结果。分别，预防规则旨在将核心电路与 I/O 注入源分开（长度 L第二).

图2.解释核心闩锁方案的等效结构横截面。

与I/O电路一致，高压工艺技术中的磁芯闩锁问题通过将磁芯电路与基板隔离在一个单独的N型口袋中来解决，该N型腔的外围有一个适当的N沟道停止（NCS）环。因此，主要的低压闩锁实践对于带来不同闩锁的高压电路几乎没有用处。高压闩锁主要是由不同的寄生结构引起的，例如在注射条件下，当口袋对口袋的高压n-p-n打开时。

例如，考虑一对连接到I/O引脚的高压ESD二极管，如图3所示，N-epi口袋的电位与n-p-n结构不同，其中高侧口袋用作集电极，低侧口袋用作发射极，p基板环用作基极。在闩锁测试中实现的注射条件需要更宽的隔离间距和额外的收集环。

图3.高压闩锁分析的结构以及HS空穴和LS电子注入的电路图。

在下一个细节层次中，高施加电压下的横向口袋到基板结在BCD和ECMOS技术中的作用不同。随着BCD过程中口袋电压的增加，空间电荷区域在轻度掺杂的N-epi区域内膨胀，为注入口袋内的载流子产生相应的提取电场。在ECMOS过程中，耗尽区主要沿轻掺杂P衬底区的方向传播。ECMOS工艺中没有PBL会降低P-sub环收集HS注入孔的效率。

在低压电路闩锁中，寄生SCR结构可以保持导通状态，因为与1.8V至3.3V的电源电平相比，保持电压约为1.5V。寄生n-p-n器件由于相对较高的约4V至7V的本机保持电压而不存在漏洞。在高压闩锁的情况下，最小隔离间隔下的口袋到口袋n-p-n保持电压范围约为10V至20V。因此，对于高压闩锁隔离，附加规则必须针对寄生n-p-n结构电导率调制效应的临界状态的转变，通过降低结构增益和注入水平以及增加收集。在这些条件下，电热特性n-p-n主要决定了闩锁鲁棒性。

在最常见的情况下，LS注入闩锁是由拉到基板电位下方的口袋启动的。不太常见的情况是，当注入来自LS口袋内的正向偏置连接时，如图4所示。基底（n-p-n基）区域中注入的电子向HS口袋漂移并改变电场分布，从而增加雪崩倍增。为了减少必要的袋到口袋分离，除了p基板环外，还使用了两种有效的收集功能。在LS注入时，N护城河环可以连接到低压电源，以将至少部分注入的电子从HS口袋重新路由。

类似地，通过在HS注入液络部的口袋内引入p假收集器来部分收集口袋内的孔来抑制HS孔注入条件，如图4所示。

图4.横截面用于解释高压闩锁场景，包括额外收集带有偏置 N 护城河环的低侧电子注入（上图）和带有假 p 收集器的高侧孔（下图）。

总体而言，口袋到口袋间距规则是施加电压、注入电流水平和测试温度以及器件设计和尺寸的函数。与低压闩锁不同，高压闩锁通常是不可逆的，并导致IC烧毁，除非对检测电流进行准确分析。口袋n-p-n结构的烧毁是电或电热电流不稳定的结果，然后是负差分电阻，电流灯丝形成和局部烧毁。

高压闩锁规则：喷油器-受害者形式主义

显然，在IC闩锁测试期间，并非每个口袋都被迫注射。也不是每个N口袋都补充当前充当“受害者”的路径。因此，协同设计方法的第一步是检测对闩锁事件至关重要的口袋。这需要与未来的自动检查识别和验证程序完美兼容的定义和规则。

尽管有几种替代方法，但最实用的一种是所谓的注射者-受害者形式主义。将电路数据手册引脚规格与闩锁测试标准相结合，闩锁规则矩阵只能在四种口袋内设置：HS 注入器、LS 注入器、HS 受害者和 LS 受害者（图 5）。

如果 HS 注入器包含可在正向电流传导中强制的 p-n 结，则可以将其定义为 HS 电位处的口袋（图 5a）。任何附近的LS潜在口袋都代表一个互补的HS受害者口袋。在注入条件下，一部分孔可以从HS注入袋逸出并漂向HS受害者口袋，导致电流密度，电压，温度和口袋间距的某些关键组合闩锁。例如，与10V偏置相比，80V偏置供电器和受害者之间的相对距离需要15倍的距离。

同样，LS喷油器被定义为一个口袋，该口袋要么包含内部结，要么在闩锁测试条件下可以正向偏置。LS受害者的角色可以使用与HS电源电连接的口袋来完成。

图5.高边孔注入器和受害者（上图）。低边电子注入器和受害者（下图）。

受害者和注入器基本上形成高压寄生n-p-n的集电极或发射极区域。当可视化口袋到口袋间距的烧毁时，物理类比仍然非常明显，如图6所示。

图6.负模式电流注入闩锁失败。

最佳功率IC设计不可避免地需要根据额外的间距要求计算HS和LS馈电器和受害者的位置。它涉及将它们组合在一起并使用通用收集环。如果仅仅基于直观的方法，这些程序几乎不会有效。

规则获取：晶圆级锁存测试

当采用注射器-受害者形式时，闩锁验证必须克服其他几个挑战。必须识别芯片布局中的注入器和受害者口袋，以应用所需的收集功能和间距。必须检查收集环的低电阻电气连接。例如，如果将收集 N 护城河环连接到内部电源，而闩锁注入的电流不足，则效果会降低。因此，检查器的规则涉及拓扑和原理图级处理。由于电压域多样、高压闩锁的不可逆性、模拟电路模块的变化以及口袋之间的空间利用率不同，实验间距规则采集挑战需要一些简化。

主要的简化是，间距规则测量数据的实验测试结构是针对ESD二极管的，ESD二极管最常作为I/O焊盘的注入器和受害者。考虑到闩锁是由注入电流密度触发的，与大尺寸LDMOS阵列相比，小尺寸ESD二极管代表了最坏的情况。测试结构必须覆盖注入器-受害ESD二极管对，以及各种口袋到口袋间距以及收集环的放置场景，如图7所示。热耦合混合模式仿真方法和大型物理闩锁结构的参数化有限元模型也有助于填补实验数据空白，如图1至图4所示。

图7.ECMOS工艺中低侧闩锁测试结构的模块和单元级布局视图。

这些测试限制了实验数据收集。由于高功率应力通常会损坏整个芯片，因此在晶圆级收集数据提供了一种有效的方法。图8显示了在标准范围内对工业测试仪进行IC一致性测试的典型注入脉冲2.典型的注入脉冲使用双 SMU 再现，以与标准探针台结合同时生成电压或电流同步脉冲。

在HS闩锁测试设置（图8b）中，当结在DNW内部以高电位正向偏置时，会产生HS注入条件。在HS注入过程中，可以使用与阴极短路的可选P+环来增强阴极的空穴收集。LS注入晶圆闩锁测试是在注入器口袋的DNW到基板结被驱动到基板电位以下时进行的，将电子电流注入基板并打开由附近的HV偏置DNW口袋（受害者）形成的寄生结构。偏置于某些电源电位的N护城河环可用于收集一些电子电流并降低闩锁敏感性（图8c）。

图8.晶圆级设置中的HS注入闩锁测试波形，用于口袋到口袋电压VPK-PK，喷油器电压 VINJ和当前 IINJHS孔注入器（b）和LS电子注入（c）的闩锁测试结构和测试装置组件的横截面。

该实验方法可测量闩锁临界注入电流与施加的注入器受害者口袋到口袋电压的闩锁依赖关系的临界条件，如图9所示。该数据与工业测试仪（Cadence Virtuoso参数化单元参考）获得的打包液位结果相关，并与各种工艺选项相当。®®

图9.晶圆级和MK2关键HS和LS在25°C和125°C时在注入器-受害者间距上闩锁电流。

模块级高压闩锁自动验证和协同设计

最终协同设计方法的一个基本要素是在模块上而不是在顶层单元级别进行自动验证。基于时间表和资源限制，验证完成的IC布局几乎不能容忍任何重大变化。在原理图设计层面甚至引脚规格规划中正确规划和排列芯片布局块非常重要。

要启用模块级验证，必须在工艺设计套件 （PDK） 中添加几个必要的功能。其中一项功能引入了焊盘网络，用于在网表中传播有关焊盘类型和电压电平的信息。它使用工具[7]支持拓扑和电气验证组件，其中代码为提取的设备分配了注入器或受害者角色。例如，检查连接到引脚的NMOS是否连接到特定焊盘类型，如从焊盘网络转换而来的。如果排水管连接到 IO 焊盘类型并且主体连接到 GND 焊盘网络类型，则将其分配给 LS 注入器的角色。该二极管成为负电流注入时的注入结，通过将I/O引脚拉低到地电位以下来实现。

这种先进的方法可以在不完整的顶部单元布局阶段进行验证，因为它不需要完整的层次结构和外部焊盘。由于闩锁规则间距相对较大，在顶层重新设计复杂的高压功率IC验证可能会有所不同，因此成为一项不切实际的任务。另一方面，通过迭代实时验证不完整的模块进行适当的规划有助于实现最节省空间的组件放置。

自动布局布线的趋势涉及在早期步骤中使用结合布局和原理图属性的垫网单元进行主动闩锁协同设计。焊盘类型表示将来连接到网络的外部焊盘类型：IO信号引脚，电源引脚（V抄送），以及接地参考 （GND） 或特殊功能，例如内部生成的电源。引脚的工作电压在焊盘网络中定义，并与袖珍MOV的PDK范围相匹配。

图 10.垫网单元放置示意图示例。

当焊盘网络参数化单元在原理图和布局视图中被识别为器件时，验证工具可以提取和分析注入器或受害对象。喷油器和受害对象可以在原理图和布局中突出显示，以便共同设计决策，如图11所示。焊盘网络信息按照验证工具中的连接语句的规定在整个布局视图中传播。这些陈述定义了金属、聚乙烯和硅的连接方式。布局中的每个网络也有一个关联的垫网。来自垫网电池的电压与受害者或注入器相关联。可以立即运行此类验证，以识别需要根据闩锁指南在布局中考虑放置的设备。

图 11.原理图中标记的高边喷油器（黄色）和受害者（红色）。

即使原理图级别不存在拓扑布局输入信息，在原理图中突出显示这些器件已经可以作为协同设计辅助程序，在布局中对这些器件的布局放置进行适当的未来投影。可以通过相应的交互式结果可视化（例如，在注入器件和外部焊盘之间插入串联电阻）对原理图本身进行更改，以减少闩锁漏洞。将设备从喷油器的角色中移除消除了大间距要求。

如果节奏大师布局套件XL5，可以在原理图中启用约束，以帮助在布局中放置器件。例如，在原理图中，两个耐高压二极管被标识为HS注入器-受害者对（图12）。可以在原理图中添加二极管1和二极管2之间的物理约束，并在它们之间设置最小距离。约束将转换为布局，并且自动放置不允许二极管 1 更接近二极管 2 的物理约束值。例如，当原理图闩锁工具识别注入器或受害设备时，可以在该设备上设置一个属性，以在馈电器周围放置正确的保护环作为设备单元的一部分。

图 12.突出显示添加到原理图的实例约束（左）和在受约束的设备布局中可视化的距离约束（右）。

当模块级布局完成且与原理图正确匹配时，随后使用布局数据库中的实例化垫网评估所有闩锁检查，包括间距规则。原理图所有者和布局工程师可以使用在两个数据库视图之间开发的常见闩锁术语来解决任何错误。可以轻松显示已识别的喷油器、受害者和蚊帐。喷油器和受害者的位置可以在物理数据库中的块级别突出显示，如图 13 所示。

图 13.显示HS注入二极管（红色）和最终顶层电池的块布局。

图14显示了另一个协同设计案例示例，该示例具有简化的高压电路，具有两个I/O引脚和一个带有内核有源箝位和浮动ESDP电源轨的浮动ESDP轨。由于ESDP未连接到电源，因此自动消除了I/O二极管D1和D2的HS注入场景。由于ESD箝位驱动器的RC时间常数比闩锁测试域属于更短的时域，因此该电路可以通过高压注入器（上二极管）和受害者的闩锁。但是，如果I/O引脚具有快速瞬态规格，这种节省空间的方法可能会导致瞬态闩锁风险。在这种情况下，通过有源箝位的浪涌电流导致二极管注入，并遵循间隔规则以避免闩锁，而ESDP轨必须使用V更新抄送垫网。

图 14.浮动电源主动钳位注入的协同设计示例。

总结

对于高压功率模拟IC，闩锁协同设计方法已从传统的LV CMOS I/O和内核闩锁基础显著演变而来。经济高效的高压功率IC设计需要基于迭代块级验证的先进方法，高压闩锁规则涉及新原理，将间距规则和有效收集环的拓扑和电气验证相结合。考虑到 ESD 和闩锁功能消耗的高压模拟功率芯片上通常占面积的 20% 至 25%，新的闩锁协同设计方法是一种必要的设计范式转变，可在质量和成本效益方面提供最佳 IC 产品。

从引脚规格和模块级原理图草图开始，可以使用布局策略进行最佳布局规划，该布局策略结合了迭代模块级验证，以分析准实时布局选项和权衡，包括电路重新设计选项。与传统的闩锁相比，该方法为共同设计具有系统级、上电模式ESD和高注入电流水平和不同时域下的浪涌的引脚规格的IC带来了新的机会。该方法的进一步发展可以集中在考虑大型分布式喷油器对象的纵横比的规则上（例如，功率阵列和工艺技术优化）。

审核编辑：郭婷