MEEP：打造未来开放式HPC生态系统的数字实验室

我们正在迅速接近百万兆次级时代，几乎没有工具和基础设施来帮助我们构建面向未来的软件/硬件共同设计的生态系统。我们不能再等待新的硬件来开发软件。同样，为了满足这些百万兆次级及以上系统的性能和功耗目标，我们必须以共同设计系统的形式利用专业化，这意味着硬件和软件必须一起设计，而不是孤立地设计。

专业化还将开源生态系统扩展到具有开放ISA的硬件中，如RISC-V，它定义了软件级别互操作性的基本标准，而且还具有专业化架构以包括新的应用程序功能和硬件支持的灵活性。这项新功能正在开创一个令人兴奋的系统设计、全栈研发（包括构建专用硬件）的新时代。MareNostrum 百万兆次级实验平台 （MEEP） 是第一步，它支持一个灵活的硬件平台，我们可以使用该平台映射或模拟各种不同的架构进行开发，包括硬件和软件。

BSC 正在构建各种软件和硬件组件，以实现开源软件和硬件 HPC 生态系统。我们正在构建开源软件的丰富历史，并将其扩展到基于RISC-V指令集架构（ISA）的开源硬件。MEEP支持使用FPGA快速评估硬件架构。这是通往开放式 HPC 生态系统（包括硬件和软件）的众多步骤之一。此外，MEEP也是一种软件开发工具，与软件模拟不同，它允许我们以合理的速度运行整个软件堆栈以进行交互式开发。MEEP是我们的数字实验室，用于设计，测试和评估未来的百万兆次级加速器和系统，真正的软件/硬件协同设计。

与软件不同，硬件开发成本非常昂贵，错误成本也非常昂贵，尤其是在芯片制造方面。MEEP提供了一种以灵活性换取性能的机制。我们正在使用 FPGA 构建 MEEP，FPGA 是一种灵活的硬件组件或结构，可以一遍又一遍地重新编程。它允许我们像对待软件一样对待硬件，具有与软件相同的灵活性，我们可以重新编译硬件描述语言以创建新的硬件设计以映射到FPGA结构上。MEEP基础设施软件和FPGA使硬件仿真更像传统的软件开发。此外，MEEP可以用于的不仅仅是一个仿真项目，即MEEP的第一个演示器，一个百万兆次级加速器。MEEP可以模拟其他加速器设计以及CPU。我们还可以使用相同的 FPGA 基础设施支持基于 FPGA 的加速器。

构建百万兆次级加速器仿真器

MEEP结合了三个主要组件：软件，架构和RTL，以及硬件组件，形成一个完整的系统仿真平台。第一个部署将是用于HPC和高性能数据分析（HPDA）应用程序的百万兆次级加速器。因此，我们收集了 HPC、AI、ML 和 DL 应用程序，以实现加速。

基于此基准测试套件，我们分析应用程序并定义针对这些应用程序优化的架构。使用定义的架构，我们可以编写 RTL，即描述硬件的代码。在真正的协同设计实践中，我们可以灵活地在堆栈中的任何级别、软件堆栈和硬件的任何层进行更改。这是一种新的灵活性水平，可以为问题提供最佳的整体解决方案，而不是局限于仅软件更改和/或仅仿真验证。

最后，我们将软件和架构以及 RTL 结合起来，并将其映射到模拟器上。这是一个由大约 100 个 CPU 和 FPGA 组成的系统。这种规模可实现超出正常单芯片评估的更大规模系统研究。CPU 和 FPGA 的组合为将逻辑仿真器映射到物理资源提供了额外的灵活性。我们可以使用百万兆次级加速器或我们映射到 MEEP 的任何其他系统的逻辑定义来模糊物理硬件的界限。此外，我们正在使用传统的加速器架构，可以在初始项目之外进行大规模研究。FPGA 是提供这种灵活性的基本构建模块。我们基本上以两种不同的方式部署FPGA：FPGA Shell和FPGA仿真器。我们将 FPGA 外壳 定义为 FPGA 内存 和 I/O 接口。FPGA 外壳包含所有 FPGA 设计中的所有通用基础设施。FPGA 结构其余部分剩余的 FPGA 资源可用于仿真和/或加速器设计。

HPC 应用程序，包括新兴的 AI、ML 和 DL 工作负载。MEEP将使我们能够展望未来，并在新硬件可用之前展示事物如何工作。这种硅前验证将通过提高 RTL 的质量并消除错误来节省大量资金。

MEEP提供了一个独特的机会，可以实现新硬件及其相关硬件的系统级软件开发。我们正在构建一个紧密耦合的加速器，该加速器超越了传统的 HPC 应用程序，包括新兴的 AI、ML 和 DL 工作负载。MEEP将使我们能够展望未来，并在新硬件可用之前展示事物如何工作。这种硅前验证将通过提高 RTL 的质量并消除错误来节省大量资金。MEEP还将支持新系统的软件开发，从而实现新硬件和软件的并行开发。这对于软件开发尤其重要，否则必须等待新硬件可用。在这两种情况下，我们都可以通过并行化硬件和软件开发来缩短开发时间，并通过在更大的规模上运行系统来提高整体软件和硬件质量。

审核编辑：郭婷