如何基于DDFS实现精确正弦波发生器的设计-电子发烧友网

分辨率优于 16 位的高精度快速模数转换器（ADC）的交流性能测试和验证需要一个近乎完美的正弦波发生器，至少能够覆盖 0 kHz 至 20 kHz 音频带宽。通常，使用昂贵的实验室仪器来执行这些评估和表征，例如 Audio Precision 的音频分析仪 AP27xx 或 APx5xx 系列。大多数时候，具有 24 位或更多位的现代高速 SAR 和宽带 Σ-Δ （Σ-Δ） ADC 具有单电源和全差分输入，因此要求用于 DUT 的信号源为直流和交流准确，同时提供全差分输出（180°异相）。同样，这个交流发生器的噪声和失真水平应该比这些 ADC 的规格要好得多，根据大多数供应商的规范，在 1 kHz 或 2 kHz 和高达 20 kHz 的输入音调频率下，本底噪声电平远低于 –140 dBc，失真低于 –120 dBc。图 1 显示了适用于高分辨率宽带 ADC 的典型台架测试设置的典型配置。最关键的组件是正弦波发生器（单音或多音），此处基于软件的直接数字合成器（DDS）可以提供非常灵活的频率分辨率和与数据采集系统的时钟同步，以执行相干采样以避免泄漏和 FFT 窗口滤波。

只需音频精密分析仪的一小部分成本，就可以设计一个非常精确的正弦波发生器处理器。一个相当快的浮点 DSP 将满足实时预期并满足所有算术和处理条件，以达到最先进的 SAR ADC 设置的失真和噪声性能水平。利用 32 位或 64 位定点格式的全字数据长度架构的 NCO 相位累加和扩展的精密浮点 DSP 功能来执行正弦逼近函数和用于整形的数字滤波器频谱，

直接数字频率合成

Joseph A. Webb1 于 1970 年 4 月提交的数字信号发生器合成器专利描述了可以被视为 DDS 机制的基础，只需使用几个数字逻辑模块即可生成各种类型的模拟波形，包括正弦波。然后，在 1971 年初，Tierney 等人 2 的经常引用的参考论文发表了关于通过深化正交生成的 DDS 操作以及采样系统理论的局限性（字截断和频率规划）来直接生成数字频率的文章。实际实现开始出现，主要依赖于分立的标准逻辑 IC，例如 TTL 74xx 或 ECL 10K 系列。不到 10 年后，斯坦福电信、高通、Plessey、和 ADI 公司的 AD9950 和 AD9955。逻辑 IC 架构旨在实现最佳速度、功率和成本折衷，基于查找表（LUT），以确保相位、频率和幅度分辨率有限的相位到正弦幅度转换。如今，DDS 独立集成电路很容易获得，而数控振荡器（NCO）往往大量集成在 RF DAC 中，例如AD9164或AD9174。尽管它们在多个 GHz 带宽上的噪声和线性度性能令人印象深刻，但这些器件都不适合测试LTC2378-20、AD4020或AD7768等中等速度、高分辨率 ADC 。

图 1. 基于 IEEE 1241 标准的典型 ADC （ac）测试设置的处理链。DDFS 使整个测量系统完全数字化，具有很多优点，包括完全的灵活性和连贯的采样采集。

与传统的基于 PLL 的合成器相比，NCO 和 DDS 以其非常精细的频率分辨率、快速的灵活性和易于生成完美正交的正弦/余弦而闻名。它们还因其宽带宽覆盖和直流精度而备受赞誉。它们的工作原理由数字信号处理和采样系统理论支配，它们的数字特性允许对输出信号的相位、频率和幅度进行完全数字化和独立控制。图 2 的框图描述了传统 DDS 的架构，它由三个主要功能组成：

N位相位累加器；

一种相位到正弦幅度转换器，其特征在于 W 位截断相位输入字；

一个 D 位 DAC 及其相关的重构滤波器。

相位累加器是围绕一个简单的 N 位加法器和一个寄存器构建的，该寄存器的内容以采样时钟 FCLK 的速率更新，输入相位增量 Δθ，通常也称为频率调谐字（FTW）。累加器可以周期性溢出并像采样或参考时钟 FCLK 和 DDS 输出频率 FOUT 之间的小数分频器一样运行，或者像齿轮箱一样分频比等于：

相位累加器寄存器的输出代表生成波形的当前相位。由于相位到正弦或相位到余弦映射器引擎，每个离散累加器输出相位值随后被转换为幅度正弦或余弦数据或样本。此功能通常通过存储在 LUT （ROM）中的三角函数值来实现，有时通过执行正弦逼近算法或两者的组合来实现。相位到正弦幅度转换器的输出馈入 DAC，DAC 在滤波之前产生量化和采样的正弦波，以平滑信号并避免频谱混叠。DAC 有限分辨率施加的这种幅度量化对本底噪声和合成器的最终信噪比（SNR）设置了理论限制。此外，作为混合信号设备，

基于图 2 架构的实际正弦波形发生器实现的主要区别在于相位幅度转换器模块，由于数字无线电应用的市场导向，该模块通常针对速度和功耗而不是高精度进行优化。实现相位到正弦幅度转换器的最简单方法是使用 ROM 来存储具有一对一映射的正弦值。不幸的是，LUT 的长度随着相位累加器的宽度 N 和波表数据字精度 W 呈指数增长（2N）。不幸的是，在减小累加器大小或截断其输出方面进行权衡会导致频率分辨率的损失和 SFDR 的严重退化。结果表明，由相位或幅度量化引起的杂散遵循 –6 dB/bit 的关系。由于通常需要大的 N 来实现精细的频率调谐，因此已经推广了几种技术来限制 ROM 大小，同时保持足够的杂散性能。简单的压缩方法通常通过利用正弦或余弦函数的四分之一波对称性来将相位参数范围缩小 4。为了进一步缩小范围，相位累加器输出的粗略截断是事实上的方法，尽管它确实引入了杂散谐波。尽管如此，由于精细的频率分辨率要求、内存大小和成本折衷，这种方法总是被采用。已经提出了各种角度分解方法来降低基于 LUT 的方法的内存要求。结合使用各种类型的分段、线性或多项式插值的幅度压缩，其想法是在 I/Q 合成的情况下准确逼近正弦函数的第一象限或［0， π/4］区间需要正弦和余弦函数。类似地，无需 ROM LUT 的复杂信号生成由基于角度旋转的算法有效支持，只需在逐次逼近方案中调用移位和相加操作。以流行的 CORDIC 为代表的这种方法通常比其他方法更快，当硬件乘法器不可用时，或者出于速度或成本考虑，实现功能所需的门数应最小化（在 FPGA 或 ASIC 中）。反过来，