具有分布式PLL的相控阵系统的设计挑战与方案

对于数字波束成形相控阵，考虑用于生成本地振荡器 （LO） 的常见实现方法是将公共参考频率分配给分布在天线阵列内的一系列锁相环 （PLL）。使用这些分布式锁相环，评估组合相位噪声性能的方法在当前文献中没有得到很好的记载。

在分布式系统中，公共噪声源是相关的，而分布式噪声源（如果保持不相关）在射频信号组合时会减少。对于系统中的大多数组件，这是直观的评估。对于 PLL，环路中的每个组件都有相关的噪声传递函数，它们的贡献是控制环路的函数，也是任何频率转换的函数。这在尝试评估组合相位噪声输出时增加了复杂性。通过基于已知的 PLL 建模方法，以及对相关与不相关贡献者的评估，提出了一种跨频率偏移跟踪分布式 PLL 贡献的方法。

数字波束成形带来的并发症

在任何无线电系统中，都需要仔细设计接收机和激励器的 LO 生成。随着相控阵天线系统中数字波束成形的普及，设计变得更加复杂，因为将 LO 信号和参考频率分布到大量分布式接收器和激励器。

系统架构级别的权衡是分配所需的 LO 频率或分配较低的频率参考，并在物理上靠近使用点创建所需的 LO。在本地创建 LO 的现成可用且高度集成的选项是通过 PLL。下一个挑战是评估来自各种分布式组件以及集中式组件的系统级相位噪声。

具有分布式锁相环的系统如图 1 所示。公共参考频率分布到许多锁相环，每个锁相环产生一个输出频率。假设图 1a 的 LO 输出是图 1b 中混频器的 LO 输入。

图 1.分布式系统。每个振荡器都被锁相到一个公共参考振荡器。LO 信号 1 到 N 被施加到相控阵中所示的混频器的 LO 端口。

系统设计人员面临的挑战是跟踪分布式系统的噪声贡献，了解相关噪声源和不相关噪声源，以及对整个系统噪声进行估计。在 PLL 中，噪声传递函数加剧了这一挑战，噪声传递函数既是 PLL 中的频率转换和环路带宽设置的函数。

动机：组合锁相环的测量示例

图 2 显示了组合 PLL 的示例测量。该数据是通过组合来自多个 ADRV9009 收发器的发送输出获得的。显示了单个 IC、两个组合 IC 和四个组合 IC 的情况。

在这个数据集的情况下，随着 IC 的组合，有明显的 10logN 改进。为了达到这个结果，需要一个低噪声晶体振荡器参考源。下一节中模型的动机是推导出一种方法来计算这种测量如何在具有许多分布式收发器的大型阵列中扩展，并且更普遍地适用于具有分布式 PLL 的任何架构。

图 2.组合两个锁相环的相位噪声测量。

锁相环模型

PLL 中的噪声建模有据可查 （1-5）。输出相位噪声图如图 3 所示。

图 3.典型锁相环相位噪声分析，显示所有组件的噪声贡献。总噪声是所有贡献者的组合。

在这种类型的图中，设计人员可以快速评估环路中每个组件的噪声贡献，这些贡献的累积会导致整体噪声性能。模型参数设置为代表图 2 中所示的数据，如果要组合大量 IC，则源振荡器用于创建相位噪声估计。

为了检查分布式 PLL 的影响，首先从 PLL 模型中导出参考贡献和剩余 PLL 组件的贡献。

将已知 PLL 模型扩展到分布式 PLL 模型

接下来，描述为具有许多分布式 PLL 的系统计算组合相位噪声的过程。这种方法基于能够将参考振荡器的噪声贡献与 VCO 和环路组件的噪声贡献分开。

图 4 说明了单个参考振荡器到多个 PLL 的假设分布式示例。此计算假设无噪声分布，这是不实际的，但可以用来说明原理。假设分布式 PLL 的噪声贡献是不相关的，并且减少了 10logN，其中 N 是分布式 PLL 的数量。随着通道的增加，噪声在较大的偏移频率下得到改善，对于大型分布系统，噪声几乎完全由参考振荡器控制。

图 4.开始分布式锁相环相位噪声建模方法：从 PLL 模型中提取参考振荡器和锁相环中除参考振荡器之外的所有其他组件的相位噪声贡献。作为分布式锁相环数量的函数的组合相位噪声假设参考噪声是相关的，而分布在许多 PLL 中的噪声贡献者是不相关的。

图 4 中所示的示例简化了对参考振荡器分布的假设。在真正的系统分析中，预计系统设计人员还将考虑参考振荡器分布中的噪声贡献，这将降低整体结果。

然而，像这样的简化分析对于获得关于架构权衡如何影响整体系统相位噪声性能的直觉非常有用。接下来我们看看相位噪声对配电系统的影响。

考虑参考分布中的相位噪声

接下来评估分配选项的两个示例。考虑的第一种情况如图 5 所示。在这个例子中，选择了一个宽带 PLL，它通常用于快速调谐 VCO 频率。参考信号的分配是通过时钟 PLL IC 实现的，这些 IC 也很常见，用于简化 JESD 接口等数字数据链路的时序约束。个人贡献者显示在左下方。这些贡献者处于设备的频率，而不是按比例缩放到输出频率。右下方的相位噪声图显示了不同数量的分布式 PLL 的系统级相位噪声。

图 5.分布有 PLL IC 的分布式宽带 PLL。

该模型的一些特点值得注意。假设单个高性能晶体振荡器，标称频率为 100 MHz，中央振荡器的单个贡献者反映在合理的高端晶体振荡器中可用的内容，尽管不一定是最好和最昂贵的选择。虽然中央振荡器输出可以实际扇出到有限数量的分布 PLL，但这些将再次扇出到某个实际限制并重复以服务于系统中的完整分布。

对于本例中的分布贡献，假设有 16 个分布组件，然后假设它们再次扇出。左下方显示的分配电路的单独贡献是没有参考振荡器贡献的 PLL 组件的噪声。此示例中的分布假定与源振荡器的频率相同，并且噪声贡献者是根据可用于此功能的典型 IC 选择的。

宽带 PLL 名义上假定为 S 波段频率，设置为 1 MHz 环路带宽以进行快速调谐，这与实际环路一样宽。

值得注意的是，选择这些模型是为了代表可能实用的模型，并说明阵列中的累积效应。任何详细的设计都可能能够改善特定的 PLL 噪声曲线，这是预期的，并且这种分析方法旨在帮助工程决策在何处分配设计资源以获得最佳整体结果，而不是为了做出相对准确的声明到可用的组件。

图 5 中的右下图计算了 LO 分布的总组合相位噪声。应用了每个单独贡献者的 PLL 噪声传递函数，它既可以缩放到输出频率，也包括 PLL 带宽的影响。系统量也包括在内并假定为不相关，因此该贡献减少了 10logN。

对于分配数量，假设为 16，如前所述，分配贡献减少 10log16。实际上，随着分发的重复，这将进一步降低。然而，额外的噪声贡献不那么显着。对于大型阵列中的扇出分布，噪声将由第一组有源器件支配。在以 16 个为一组进行扇出的情况下，每个有源器件都是 16 个更多有源器件的输入，如果所有器件彼此不相关，则 16 个附加分布层仅会降低约 0.25 dB。继续分配将有更少的整体贡献。因此，为了简化分析，不包括这种影响，分布的噪声贡献是根据前 16 个并行分布分量计算的。

生成的曲线说明了几种影响。与单个 PLL 模型类似，近端噪声由参考频率支配，远端噪声由 VCO 支配，并且随着不相关的 VCO 加在一起，远端噪声得到改善。这是相当直观的。不直观的，以及模型的价值，是由分布中的选择所支配的大部分偏移频率。该结果导致考虑具有较低噪声分布和较窄 PLL 带宽的第二个示例。

图 6.分布有放大器的分布式窄带 PLL。

图 6 说明了一种不同的方法。相同的低噪声晶体振荡器用作参考。这是通过射频放大器分配的，而不是通过 PLL 重新定时和重新同步。分布式 PLL 以固定频率选择。

这有两个影响：在具有窄调谐范围的单一频率下，VCO 可以本质上更好，并且可以使环路带宽更窄。左下图显示了各个贡献者。中央振荡器与前面的示例相同。请注意分配放大器：在考虑低相位噪声放大器时，它们的性能并不是特别高，但比使用 PLL IC（例如前面的示例）要好得多。通过更好的 VCO 和更窄的环路带宽，分布式 PLL 在更高的偏移频率下得到了改进，但 ~1 kHz 的中频实际上比宽带 PLL 示例差。

右下角显示了综合结果：参考振荡器主导低频，在环路带宽以上，分布式 PLL 主导性能，并随着阵列尺寸和分布式 PLL 数量的增加而得到改善。

图 7 显示了两个示例的比较。请注意从 ~2 kHz 到 5 kHz 的偏移频率差异很大。

图 7.图 5 和图 6 的比较说明了广泛的系统级性能，具体取决于所选的分布和架构。

分布式 PLL 阵列级注意事项

基于对整体系统相位噪声性能的加权贡献的理解，可以得出与相控阵或多通道射频系统架构相关的几个结论。

锁相环带宽

针对相位噪声优化的传统 PLL 设计将环路带宽设置为偏移频率，以最小化整体相位噪声分布。这通常是在归一化为输出频率的参考振荡器相位噪声与 VCO 相位噪声相交的频率处。对于具有许多 PLL 的分布式系统，这可能不是最佳环路带宽。分布式组件的数量也需要考虑。

为了在使用分布式 PLL 实现的系统中获得最佳 LO 噪声，需要窄环路带宽以最小化参考的相关噪声贡献。

对于需要快速调谐 PLL 的系统，通常会加宽环路带宽以优化速度。不幸的是，这本身就是优化分布式相位噪声贡献的错误方向。克服这一问题的一种选择是在宽带环路之前进行分布式窄带清理环路，以减少参考噪声和分布噪声相关的偏移频率。

大型阵列

对于使用数千个通道的系统，如果它们的贡献可以保持不相关，则可以从分布式组件中获得显着改进。主要关注点可能围绕参考振荡器的选择以及为分布式接收器和激励器保持低噪声分布系统而发展。

直接采样系统

随着 GSPS 转换器的普及，其速度和射频输入带宽不断提高，直接采样系统正变得可用于微波频率。

这导致了一个有趣的权衡。数据转换器只需要一个时钟频率，RF 调谐完全在数字域中完成。通过限制调谐范围，可以使 VCO 具有改进的相位噪声性能。这也导致创建数据转换器时钟的 PLL 的环路带宽较低。较低的环路带宽会将参考振荡器的噪声传递函数更改为较低的偏移频率，从而降低其对系统的整体贡献。

这与改进的 VCO 相结合，在某些情况下可能对分布式系统有好处，即使单通道比较似乎有利于替代架构。

组件选项

根据系统架构中所需的选择，设计人员可以选择大量组件选项。 本节仅提供起点指导，因为新部件以更高的频率迅速出现并提高了性能。

集成 VCO/PLL 选项包括ADF4371 / ADF4372。它们分别提供高达 32 GHz 和 16 GHz 的输出频率，以及 –234 dBc/Hz 的最新 PLL 相位噪声 FOM。ADF5610提供高达 15 GHz 的输出。ADF5355 / ADF5356输出可在高达 13.6 GHz 的频率下工作，而 ADF4356 则高达 6.8 GHz。

对于单独的 PLL 和 VCO 实施，ADF41513 PLL 的工作频率高达 26 GHz，并包括一个最先进的 –234 dBc/Hz 的 PLL 相位噪声 FOM。有时，选择 PLL IC 时的一个考虑因素是使相位检测器以尽可能高的频率运行，以最大限度地减少环路中从 20logN 倍增到输出的噪声。HMC440 、HMC4069、HMC698和HMC699以 1.3 GHz 的 PFD 运行。对于 VCO，2018 年选择指南列出了从 2 GHz 到 26 GHz 的数十种 VCO 选项。

对于直接采样选项，ADC 和 DAC 均已发布。这些产品可以在 L 波段和 S 波段进行直接采样。ADC 具有更高的输入频率带宽，可以直接采样到 C 波段。AD9208是一款双通道3 GSPS ADC，输入频率为 9 GHz，可在上奈奎斯特区进行采样。AD9213是一款单路10 GSPS ADC，可支持具有大瞬时带宽的接收器。对于 DAC，AD917x 系列具有双 12 GSPS DAC，而 AD916x 系列具有单个 12 GSPS DAC，它们经过优化以降低残余相位噪声并提高 SFDR。两个系列都支持 L 波段和 S 波段波形生成。

概括

已经提出了一种在具有分布式锁相环的系统中评估相位噪声的方法。该方法的基础是每个组件都可以通过其单独的噪声、组件与系统输出之间的噪声传递函数、使用的数量以及设备之间的任何相关性来跟踪。所示示例并非旨在对可用组件或体系结构能力提出要求。它们旨在说明一种方法，以帮助设计人员对 LO 和时钟分配网络中的阵列级相位噪声贡献者进行有根据的评估，该网络为数字波束成形相控阵中的分布式波形发生器和接收器提供服务。

审核编辑：郭婷