0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

一文了解DDR3系列之容性负载补偿

微云疏影 来源:一博科技 作者:一博科技 2022-04-04 09:22 次阅读

容性负载?是负载呈容性,还是带容性的负载?呵呵,这不一个意思嘛,中国的语言,难怪老外觉得很难搞懂,自己人都被绕晕了。负载怎么会呈容性呢?这个主要是在多负载的情况下,如下图一所示,由于分支和负载较多,不可避免的会增加过孔来连通信号,普通过孔是呈容性的,其次还有芯片封装上的寄生电容(约0.33~0.44pF),另外还有Die上的寄生电容(约0.77~2.12pF),所有的这些电容会降低信号线的有效特征阻抗(请看高速先生前期的文章:PCB设计中关于反射的那些事系列)。

poYBAGJGxF6AYZJLAAA-4ZOjAxs616.jpg

图一

过孔为什么会呈现容性?这和其本身的结构及尺寸有关,请看下面的近似计算。

以8mil孔径,18mil pad,27mil反焊盘,1.6mm通孔为例计算过孔的参数

? 过孔寄生电容 :

pYYBAGJGxF6AKHJtAAAgMFK0q84625.jpg

? 过孔寄生电感 :

poYBAGJGxF6AUlDvAAAaU1dnShk800.jpg

? 那么过孔的近似特征阻抗为:

poYBAGJGxF-AAl28AAAbaBQ89Ps057.jpg

此公式是将过孔等效为传输线的模型来计算的,如果常规我们单端信号是50欧姆的特征阻抗,过孔的阻抗如上计算约为45欧姆,拉低了整体的特征阻抗,所以说呈现容性效应。

同样,如果再考虑封装电容及Die电容的容性,那么整个负载的有效阻抗就会更低于PCB的设计阻抗,这样就会导致整体的阻抗不连续。

通常我们有两种方法来进行容性负载的补偿(相对于单端50欧姆的目标阻抗来说),其一是减小主干线路(变粗)的阻抗,其二是加大分支处(变细)的线路阻抗,使得整体的负载阻抗维持在50欧姆左右。

好了,口说无凭,让我们来联系下实际吧。

还是拿芯片行业的龙头老大来举例,如果大家经常看Intel的设计指导,就会看到他们关于DDR3的主干线路阻抗(40欧姆左右)控制都比50欧姆小,而且通常这样的设计负载又很多(DIMM条就更不用说了),这个不正是降低主干线路阻抗的一种印证嘛!请看如下表所示。

pYYBAGJGxF-AO25vAAA5SxFheSs384.jpg

出自Intel Romley PDG

第二种处理方式就是内存条的设计了,如下图二为内存条的设计图。

poYBAGJGxF-AXTkTAACjuVbrs9g881.jpg

图二 内存条设计

从上图可以看到,地址信号的主干线路线宽为7.5mil,而到了颗粒端就变成了3mil,除了布线密度上面的考虑外,主要还是为了补偿容性负载。

同时,高速先生也做了仿真来验证容性负载补偿是否真的有效,拓扑结构如下图三所示。

poYBAGJGxGCAdPhKAAA8qdbAUtY671.jpg

图三 仿真拓扑结构

在正常控制PCB板上阻抗为50欧姆的情况下(不做容性负载补偿),仿真波形如下图所示。

poYBAGJGxGCAMF4UAADVg0Zu18Y988.jpg

将主干线路的阻抗控制为42欧姆(有容性负载补偿),仿真波形如下图所示。

pYYBAGJGxGGAV07ZAACxsXbeZ2Q796.jpg

为了方便比较所以采用眼图的方法,可知做了补偿的眼图有更大的眼高,两者相差180mV左右,相当于提升了12%的系统裕量。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 阻抗
    +关注

    关注

    17

    文章

    891

    浏览量

    45310
  • 寄生电容
    +关注

    关注

    1

    文章

    272

    浏览量

    18876
收藏 人收藏

    评论

    相关推荐

    运放驱动电容负载的原理分析和补偿办法

    运算放大器的有限开环输出阻抗在我们想驱动容负载时会带来很多困难,因为当输出阻抗与负载连入地时会产生延时的相移。如果
    发表于 01-28 21:51

    ADA4700接负载后失真怎么消除?

    负载负载)后出现严重失真,负载需要电流大概为3.2A。在反馈电阻上加几十nF的电容几乎没有效果,放大器和
    发表于 11-22 08:29

    求助,关于ADA4807-2的负载问题

    ADA4807-2的数据手册有关于负载的描述,其中图69可以看到,对于较大的电容,无需串联电阻来维持稳定性。 同时,图68可见,电容越小,需要的串联电阻越大 但是,按照之前学习的理论,运放
    发表于 11-17 12:14

    DDR3存储厂迎涨价商机 华邦、钰创、晶豪科等订单涌进

    法人方面解释说:“标准型dram和nand目前由三星、sk hynix、美光等跨国企业主导,因此,中台湾企业在半导体制造方面无法与之抗衡。”在ddr3 ddr3的情况下,台湾制造企业表现出强势。ddr3的价格也随之上涨,给台湾半
    的头像 发表于 11-14 11:29 412次阅读

    DDR4和DDR3内存都有哪些区别?

    DDR4和DDR3内存都有哪些区别? 随着计算机的日益发展,内存也越来越重要。DDR3DDR4是两种用于计算机内存的标准。随着DDR4内存
    的头像 发表于 10-30 09:22 4179次阅读

    阐述DDR3读写分离的方法

    DDR3是2007年推出的,预计2022年DDR3的市场份额将降至8%或以下。但原理都是一样的,DDR3的读写分离作为DDR最基本也是最常用的部分,本文主要阐述
    的头像 发表于 10-18 16:03 532次阅读
    阐述<b class='flag-5'>DDR3</b>读写分离的方法

    DDR3的规格书解读

    以MT41J128M型号为举例:128Mbit=16Mbit*8banks 该DDR是个8bit的DDR3,每个bank的大小为16Mbit,一共有8个bank。
    发表于 09-15 15:30 663次阅读
    <b class='flag-5'>DDR3</b>的规格书解读

    基于FPGA的DDR3读写测试

    本文介绍一个FPGA开源项目:DDR3读写。该工程基于MIG控制器IP核对FPGA DDR3实现读写操作。
    的头像 发表于 09-01 16:23 765次阅读
    基于FPGA的<b class='flag-5'>DDR3</b>读写测试

    基于AXI总线的DDR3读写测试

    本文开源一个FPGA项目:基于AXI总线的DDR3读写。之前的一篇文章介绍了DDR3简单用户接口的读写方式:《DDR3读写测试》,如果在某些项目中,我们需要把DDR挂载到AXI总线上,
    的头像 发表于 09-01 16:20 1973次阅读
    基于AXI总线的<b class='flag-5'>DDR3</b>读写测试

    47 29A DDR3原理与应用简介 - 第3节 #硬声创作季

    DDR3
    充八万
    发布于 :2023年08月19日 13:53:33

    xilinx平台DDR3设计教程之设计篇_中文版教程3

    xilinx平台DDR3设计教程之设计篇_中文版教程3
    发表于 08-05 18:39

    关于DDR3设计思路分享

    DDR3的速度较高,如果控制芯片封装较大,则不同pin脚对应的时延差异较大,必须进行pin delay时序补偿
    发表于 07-04 09:25 317次阅读
    关于<b class='flag-5'>DDR3</b>设计思路分享

    紫光同创FPGA入门指导:DDR3 读写——紫光盘古系列50K开发板实验教程

    、实验要求 生成 DDR3 IP 官方例程,实现 DDR3 的读写控制,了解其工作原理和用户接口。 二、DDR3 控制器简介 PGL50H
    发表于 05-31 17:45

    紫光同创FPGA入门指导:DDR3 读写——紫光盘古系列50K开发板实验教程

    数据速率 800Mbps 、实验要求 生成 DDR3 IP 官方例程,实现 DDR3 的读写控制,了解其工作原理和用户接口。 二、DDR3
    发表于 05-19 14:28

    解析DDR设计中负载补偿的作用

    Ω,这可能比主干道的40Ω还是偏差较大,但也是更趋于接近了。 下图是DDR拖三Fly_By链路的阻抗测试结果,主干道和支路走线阻抗都控制在50Ω,没有做
    发表于 05-16 17:57