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Xilinx SystemVerilog中的基本联合体

C29F_xilinx_inc 来源:赛灵思 作者:赛灵思 2022-02-19 19:01 次阅读
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基本联合体
在 SystemVerilog 中,联合体只是信号,可通过不同名称和纵横比来加以引用。 其工作方式为通过 typedef 来声明联合,并提供不同标识符用于引用此联合体。 这些标识符称为“字段”。

例如:

typedef union packed {
logic [3:0] a;
logic [3:0] b;
} union_type;

union_type my_union;
复制代码

以上代码创建了一种新类型,名为“union_type”。

此类型的位宽为 4 位,可作为“a”或“b”来引用。

此外,代码最后一行创建了一个新信号,名称为“my_union”且类型为“union_type”。

其使用语法为“.”。

例如:

always@(posedge clk) begin
my_union.a end

always@(posedge clk) begin
out1 out2 end
复制代码

在 Vivado 中运行此代码时,原理图如下所示:

Xilinx SystemVerilog中的基本联合体

图 1:基本联合体

请注意,my_union 位宽仍仅为 4 位,而以“a”或“b”来引用它的两项赋值均采用相同逻辑。针对 my_union 的赋值使用的是“a”,而此联合体的读取结果针对 out1 和 out2 则分别使用“a”和“b”。

联合体分两种类型:打包 (packed) 和解包 (unpacked)。在上述示例中,我们指定的是打包联合体。默认情况下,如果不指定类型,编译器将假定它采用解包联合体。打包联合体与解包联合体的差别在于,在打包联合体中,其中所有标识符都必须采用打包类型,并且大小必须相同。在上述示例中,“a”和“b”位宽均为 4 位。但如果其中之一为 4 位,而另一个为 2 位,则该工具中将生成错误。而在解包联合体中,标识符可采用解包类型并且大小无需相同。因此,在上述 4 位和 2 位联合体示例中,删除“packed”语句将使该工具能够对 RTL 进行完整审查。总而言之,打包联合体在综合工具中所受支持更为广泛,并且更便于概念化。对于本文中的前几个联合体示例,我们使用的是打包联合体,但从此处开始直至文末,我们将展示解包联合体示例。

含多维字段的联合体
上述示例只是简单演示了联合体的作用。让我们来看下较为复杂的联合体示例:

typedef union packed {
logic [3:0] a;
logic [1:0][1:0] b;
} union_type;

union_type my_union
复制代码

同上,首先对联合体进行声明,并创建类型为“union_type”的信号。差别在于,字段“a”位宽为 4 位,另一个字段“b”位宽同样为 4 位,但后者排列为 2 个 2 位矢量。由于这两个字段大小相同,并且字段“b”使用的是打包类型,因此这是一个合法的打包联合体。其结构体如下所示:

Xilinx SystemVerilog中的基本联合体

图 2:含多维阵列的联合体

为此结构赋值的 RTL 如下所示:

always@(posedge clk) begin
my_union.a end

always@(posedge clk) begin
out1 out2 end
复制代码

原理图如下所示:

Xilinx SystemVerilog中的基本联合体

图 3:多维联合体的原理图

含结构体的联合体
联合体还可配合结构体一起使用。就像所有打包联合体一样,结构体大小必须与联合体中的任何其它类型的大小相同。 例如:

typedef union packed {
logic [9:0] data;
struct packed {
bit op1;
bit [2:0] op2;
bit [1:0] op3;
bit op4;
bit [2:0] op5;
} op_modes;
} union_type;

union_type my_union;
复制代码

此 RTL 介绍的联合体包含 2 个位宽均为 10 位的字段。第一个字段为名为“data”且位宽为 10 位的矢量。第二个字段采用包含 5 个字段的结构体,这些字段的大小总和同样为 10 位。

为此创建的结构体如下所示:

Xilinx SystemVerilog中的基本联合体

图 4:含结构体的联合体

由于当前联合体中包含结构体,因此其正确的引用方式是引用联合体中的结构体:

always@(posedge clk) begin
my_mult end
复制代码

解包联合体
如果联合体中的字段大小不同,或者如果联合体中的字段本身使用的类型为解包类型,那么此类联合体需声明为解包联合体。 对于前一种情况,如果指定的联合体包含不同大小的字段,那么该联合体本身大小将设置为最大字段的大小。 示例 RTL:

typedef union {
logic [5:0] a;
logic [3:0] b;
logic c;
} union_type;

union_type my_union;
复制代码

这样即可创建如下所示结构:

poYBAGIQzu2AKO9EAABJGb3R8ag626.jpg

图 5:含不同大小字段的解包联合体

含结构体的解包联合体
与打包联合体相同,解包联合体同样可以使用结构体。

typdef struct {
bit [3:0] a1;
bit a2;
} s_1;

typedef union {
logic [7:0] b1;
s_1 b2;
} union_type

union_type my_union;
复制代码

以上示例将创建一个含两个字段的联合体。其中一个字段为位宽 8 位的矢量“b1”,另一个字段为位宽 5 位的结构体,此结构体由一个位宽 4 位的矢量 a1 和一个位宽 1 位的矢量 a2 组成。 此联合体将作为位宽 8 位的矢量来创建,如下所示:

Xilinx SystemVerilog中的基本联合体

图 6:含结构体的解包联合体

同上,由于联合体中包含结构体,因此需按如下方式来引用信号:

always@(posedge clk) begin
my_union.b1 out1 out2 end
复制代码

审核编辑:汤梓红

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