电源纹波超出要求，怎么办

弱弱的问下大家，如果一个板子没有经过仿真只凭借设计工程师的经验完成了设计，板子加工贴片后测试发现电源纹波超过了要求，你们下一步会做什么？只有再重新设计然后投板回来再测试看看这一条路吗？

文章的一开始肯定是循例说一些理论知识（干货），既然本文的内容是讲电源纹波噪声的，我们在 SI 领域上就必定会提到一个专业名词，那就是下面这个词了。

PDN，power delivery network，江湖人称电源分配网络，从字面的意思来理解，实际上它是一个泛指，指的是 PCB 或者系统上的电源网络。而在我们 SI 领域中赋予了新的含义，它指的是我们仿真概念中的 PDN 阻抗，也就是电源网络的频域阻抗。

我们知道，从电源芯片到负载芯片，其实电源网络会经过几个典型的地方。首先是从电源芯片出发，会经过电源芯片的封装，然后电源网络进入到 PCB 板上，PCB 板上我们都会放置大大小小的电容，然后去到我们负载芯片的 pin。对！只是 pin，并不是真正的负载位置，因为芯片是要进行封装的，从 pin 到 die 还要经过芯片的封装，封装会有电感的产生，电源网络只有经历了这重重的考验才能顺利达到真正的负载接收端。所以电源网络在整段路径都需要特定的电容才能进行滤波，例如在电源输出端需要 bulk 电容，PCB 上需要小点的电容，在芯片封装里面严格来说还需要更小的电容，终于通过 die 内的强力电容完成任务。值得一提的是，不同区域的电容其实它们只能去管到属于自己的那个频段而已哈！上面的关于 PDN 阻抗的原理，虽然高速先生已经多次提起了，但是只要能再让粉丝们熟记的话，我们是愿意重复再重复的哈。

好，上面快速的讲完原理之后，我们正式进入了这个案例。我们 SI 工程师和硬件测试工程师对于电源噪声的理解其实是有不同的侧重点的。我们更多喜欢在频域的角度去分析，例如上面所说的 PDN 阻抗，而硬件测试工程师则喜欢时域的仿真，也就是我们所说的纹波，一般用示波器进行测量。这个差异是由很多因素决定的，这里不再展开了。

回到我们一开头的问题，我们就有这么一块已经做出来的板子，硬件工程师测试 FPGA 上 0．85V 的电源发现远远超过了 5％的纹波要求，然后向我们求助。

我们拿到了客户设计的板子去看该电源网络的情况，会发现 bulk 电容和一些大电容都摆放得有点远，从设计上看其实是没有做到很完善的。从客户处了解到，这个项目客户并没有找我们进行仿真，只是靠 FPGA 芯片的设计指导进行布局布线和滤波电容的放置。

大家知道，当一个 PCB 设计已经完成并且做出来之后，其实里面的很多东西就已经是固定了。例如电源芯片和 FPGA 芯片的布局、布线、电源反馈点的位置等等，因此肯定做不到把位置远的电容把它们在做好的板子上去拉近一点这个操作了，同样也不可能把电源平面再加宽一点或者把电源铜厚再加厚，也不可能把电源反馈点的位置进行变化了。

恩，在大多数的眼中，看起来只能重新进行设计再去制板了。然而高速先生还想再纠结一把，想看看能不能在原有的板子去改动点什么能减小点噪声。看着看着，高速先生突然关注到了一个点，那就是电容的配置。

我们看到原来该电源网络的电容配置是这样的：

看起来是还可以，从大电容到小电容都是有的，种类也算比较齐全。但是高速先生还想看看它能不能经受我们仿真的考验。我们通过客户提供的最大电流进行 PDN 阻抗的仿真，惊讶的发现，在需要看到的 10MHz 前的频域内，现在板子的 PDN 阻抗在 5 到 6MHz 是有明显的超标，PDN 阻抗居然是不满足要求的。

这样高速先生就有底气告诉客户，我们有希望从电容的配置着手，通过改变电容大小和种类的方法来实现在当前的板子上减小噪声！

在原有电容位置不能挪动的情况下，我们经过多次迭代仿真，把某些电容的值进行了调整，最终给出的 BOM 表改成了如下的样子。

这个时候我们优化后的 PDN 阻抗曲线就基本满足目标阻抗了。

最后我们拿着这个优化后的仿真结果去怂恿，哦不是，是鼓励客户在原有的板子上更换新 BOM 表的电容配置，然后加载程序后再次进行测试！

客户于是满怀忐忑的心情按照高速先生的建议去做了，结果却让他们有了惊喜，纹波测试结果有了明显的改善，从之前的 56mV 减小到了 43mV，纹波基本满足了 5％的波动要求。

简单总结下本文章的核心内容哈，那就是在电容的位置不能改变，布局布线也不能变化的情况下，最重要的是在无需重新设计和投板的前提下，我们仅仅通过 PDN 阻抗仿真优化来调整电容的配置来达到减小噪声、满足纹波测试标准的目标，为客户节省了大量的成本和研发时间。

审核编辑 黄昊宇