关于介绍Intel先进工艺细节的分析和发展

作为全球技术最先进的厂商之一，英特尔在10nm工艺上的一再拖延已经让业界对其Tick-Tock更新频率的质疑，乃至担心摩尔定律是否继续延续。但日前，Intel一口气推出了10nm的各项细则，并对10nm寄于了厚望，也发布了22nm FDSOI工艺，叫板Globalfoundries。我们来看一下全球半导体巨头的“大动作”。

提议的晶体管密度度量方法

英特尔今年将开始制造10nm芯片，它提出了一种引领行业晶体管密度度量方式，迫使竞争对手采用。另外，它宣布推出一款22nm低功耗FinFET（鳍式场效应晶体管）节点，通过全耗尽型绝缘层上硅技术（FD-SOI）与Globalfoundries等对手竞争代工业务。

英特尔的10nm工艺每平方毫米将封装10080万个晶体管。据估计，目前台积电和三星生产10nm工艺，晶体管密度只有它的一半。

英特尔度量方法的平均密度是指小型和大型逻辑单元的密度。具体而言，它使用的是有两个有源栅极的双输入与非单元，以及一个有多达25个有源栅极的扫描触发器单元。

工艺架构与整合的资深研究员兼总监Mark Bohr说：“我认为这是一个全面、量化和诚实的指标。我认为，台积电和三星过去曾采用它，但我猜他们不太好再用这个度量了。”

英特尔建议竞争对手重新使用这个密度度量方法来定义节点。

乘法门间距和单元高度的现有度量体现了节点相对数量的增加，而不是节点能力绝对数值的提升。此外，它不包括英特尔提出的密度度量方法所包含的各种因素。Bohr补充道。

无论是哪种度量方法，英特尔表示，都将在今年下半年开始制造10nm Cannonlake芯片，这在它推出14nm工艺的三年后。预计升级10nm工艺将继续着为期三年的节奏，两次年度升级可称为10+和10++。

英特尔晶圆厂和销售团队执行副总裁Stacy Smith表示：“即使节点之间的升级时间较长，我们也将保持与晶体管曲线相同的成本，我们预计10nm这一代仍将继续这种情况。”

有趣的是，英特尔的14nm++表现出的性能高于它最初的10nm工艺。然而10nm节点可以提供低功耗、高密度。

英特尔对于其10nm节点透露了比以往更多的细节。x86巨头需要通过对比竞争对手台积电和三星正在进行的10nm工艺，更进一步地展示其优势，

具体而言，英特尔的10nm节点包括：

34nm鳍片间距

53nm 鳍片高度

36nm 最小金属间距

272nm 单元高度

54nm 栅极间距

英特尔声称，节点展现了行业中最紧密的栅极间距和金属间距，标志着行业首次使用自对准四重图案成形技术（self-align quad patterning）。相比于14nm节点时，FinFET（鳍式场效应晶体管）的高度和密度提高了25%。

英特尔描述了晶体管的两个创新，以补偿更多光刻图案步骤带来的成本上涨。有源栅极上接触（contact-over-active-gate，COAG）有助于提供额外10％的密度；10nm时，单个而不是双虚拟栅极提供了额外的缩放优势。

英特尔声称其10nm工艺的节点密度是其竞争对手的两倍。（图片来源：英特尔）

对10nm不吝赞美，对度量方法褒贬不一

分析师对英特尔的10nm节点印象深刻，但对于晶体管密度是否是衡量竞争节点的最佳指标褒贬不一。他们表示，在28和16nm竞争日益激烈的情况下，现在还不清楚谁会赢得这一重大前沿业务。

市场观察家VLSI研究公司总裁G. Dan Hutcheson表示：“现在是时候摆脱这些利用节点名称搞的市场营销手段了，让大家看看节点的真面目……摩尔定律总是关于密度。”

他表示，进行芯片级别拆解的独立分析师能够使用公式来检验芯片密度。但是较大的尺寸（例如cm2）将使得对照更接近真实SoC的大小。

Gartner半导体集团研究副总裁Bob Johnson说：“我们需要客观地比较节点名称的扩展，显示出与它们的名称无关的维度。”

台积电的一位发言人说，先前基于栅极密度的度量方法比现在基于单元高度要好得多。

她表示：“我不知道英特尔如何进行新的计算。它的Broadwell（第一代14nm CPU）每平方毫米有1840万个晶体管，但在新的度量方法下，每平方毫米突然有了3750万个晶体管。他们在玩文字游戏吗？”

台积电发言人还注意到，密度本身并不能直接转化为芯片尺寸。她说，布局和其他设计规则都是影响芯片尺寸和竞争力的重要因素。

分析师Hutcheson表示：“看到英特尔10nm工艺中的数字，我震惊了。”

Linley集团的David Kanter同意这种观点，他表示：“这是令人印象深刻的密度……但英特尔提出的观点不到生产就无法证实。然而，英特尔的制造工艺会继续领先，问题是转化到产品中的是什么。”

Kanter 称赞英特尔的COAG晶体管进步。然而，直到公司发布如何制造COAG器件，才能清楚能否将该设计作为一种优化接触电阻的新方法，进而区分其工艺。

对于新的22FFL，Hutcheson指出，Globalfoundries 和英特尔的代工团队都面临着来自竞争对手在IP（知识产权）方面的挑战，例如台积电在28nm的IP。

英特尔对于其10nm工艺透露了不同以往的大量细节。

FinFETs与 FD-SOI之争

英特尔的22FFL相比于平面28nm具有成本和功耗优势

英特尔将在今年年底前启动22FFL节点，明确针对来自Globalfoundries等公司利用FD-SOI技术制造的用于移动设备和物联网的同类芯片。0.5 PDK已经准备就绪，并将出现在6月份的1.0版本中。

相比于同行的28nm，它的工艺包括漏电流小100倍的高性能晶体管和低功耗晶体管。它的目的是通过简化设计规则和用于14nm FinFET的内部连接参与28nm的成本竞争。

Intel的首席财务官Smith最近表示：“我们认为这是业界最简单易用的FinFET工艺，服务大众的FinFET。”

具体而言，该22FFL工艺支持：

45nm 鳍片间距,

108nm 栅极间距

90nm 采用单一图案成形技术的金属间距

630nm逻辑单元高度

1880 万晶体管/mm2

0.88mm2 SRAM位单元

英特尔的第一代FinFET 22nm节点的栅极间距和金属间距明显松散，分别为90nm和80nm。

Bohr展示了22FFL的漏电流数据，他提出的包括亚阈值、栅氧化层和结漏电流。他表示：“所有三个问题都表明节点对于任何主流技术都拥有最小的漏电流。”

英特尔拒绝提供22FL和22nm FD-SOI之间的具体比较。然而，它的内部产品有的已经被设计为22FL，并希望吸引代工客户。

英特尔客户和物联网业务和系统架构集团总裁Murthy Renduchintala说：“我们今后的路线图在物联网和网络等领域将会更加广阔，这使我们能够获得差异化的业绩。”

Globalfoundries的产品管理高级副总裁Alain Mutricy回应了Intel的22FFL的消息。Mutricy说：“我们的生产过程完全符合生产要求，我们看到客户需求旺盛，50多个客户积极参与到诸如移动设备、物联网和汽车等高增长领域。”

在一篇博客中，Mutricy指出，台积电和英特尔已经宣布了22nm工艺，这发生在Globalfoundries宣布其FD-SOI计划的两年后。他写道：“这项工作展示了前所未有的创新，它发生在高级节点上，相比于最前沿技术又迈进了一到两步。”

他补充说：“德国德累斯顿的Fab 1工厂完全符合Globalfoundries的22nm工艺生产要求。公司计划到2020年将德累斯顿22nm晶圆厂的产能提高40％。”

此外，Globalfoundries于二月份宣布，将于2019年在中国开始合资制造22nm FD-SOI产品，并于去年在德累斯顿进行了后续的12nm FD-SOI工艺计划。“我们期望其他公司追随我们的12FDX领先技术。”他写道。

台积电发言人说：“台积电的22ULP节点将推动更好的RF元件，它在低功耗物联网市场非常具有竞争力。”

14nm的更多详细信息，代工厂

最后，英特尔提供了关于其当前14nm工艺（即现在的第三个变种14++）的更多细节。英特尔已经在14nm节点生产了三代x86处理器，以及Stratix 10 FPGA。 到今年年底，也将利用14nm节点生产LTE调制解调器。

具体而言，英特尔的14nm节点使用：

42nm 鳍片间距

52nm 内部连接间距

70nm 栅极间距

399nm 单元高度

3750万晶体管mm2

0.050mm2 SRAM单元

英特尔公司互联技术和集成总监Ruth Brain表示，英特尔采用自对准双重图案成形技术，这可以使成本低于使用光刻蚀技术的其他芯片制造商。

英特尔并没有公布任何新客户的新生代工服务。不过，英特尔在代工厂主管领导的活动上，在IP和EDA专家小组中间获得了好评。

Synopsys首席执行官Aart De Geus表示，英特尔的定制代工厂拥有多个回头客户，如果你不能成功交付产品，就永远不会得到它。

“代工厂现在准备好了迎接黄金时间”，ARM公司销售和联盟高级副总裁Will Abbey说，该公司与英特尔的代工厂合作了大约10个月。