基于AD9640的无线接收机设计

基于AD9640的无线接收机设计

在无线接收机射频前端硬件的实际制作中，中频频率的选择、带通滤波器的中心频率与3dB带宽、外部无源器件的使用等设计考虑，都需要随着不同的系统应用而仔细的规划与调整，以便在适当的成本下达到规定的性能。本文以认知抗干扰为设计目标，主要讨论了接收机链路的核心器件之一—高性能的ADC，叙述它们如何满足对高性能的需求。此外，接收机系统的设计还包括器件的选择和设计，整体排版布线以及调试过程等步骤。

　　ADC设计

　　天线接收到的射频信号必须经过A/D数字化，以便后面的数字处理芯片进行数字信号处理[1]。ADC影响接收机体系的功耗、工作频率动态范围、接收带宽和总体成本，其性能更是能够影响接收机结构的设计。理想情况下，在接收机的链路天线后直接进行数据转换，ADC对射频信号直接进行抽样，这样很大程度上绕过了模拟器件。而本文接收机体系结构的一个重要特点是将ADC尽量靠近射频前端，在较高的中频直接进行数字化，因此A/D设计是接收机设计的核心之一。

　　选定最优采样频率

　　如果对采样输出信号进行滤波的低通滤波器可以做到矩形系数为1，在无混叠的采样率范围内选定任何一个频率都是可以的(不考虑采样时钟的抖动)。但是实际上，这样的滤波器是做不出来的，即使是矩形系数接近于1的低通滤波器也很难实现。如果后续的低通滤波器在过渡带里面没有频谱的平移转换，那么，即使矩形系数大一些也不会改变原信号的频谱结构，这也就意味着平移频谱之间的间隔应该越大越好。对于无混叠的采样率来说，并不是频率越高间隔越大，频谱间隔最大的无混叠采样率在降低后续低通滤波器的设计难度上是最优的。

　　本文首先讨论无混叠采样率与平移的频谱间隔的关系，然后结合方案选择一个最优的采样频率。

　　对图1中虚线所示的频谱块，其左间距表示为：

　　-fH+(m-1)fs-[fH-(m-1)fs]=2(m-1)fs-2fH (m=1, 2, 3…)

　　右间距表示为：

　　fL-(-fL+mfs)=-mfs+2fL

　　使频谱间隔最大条件是频谱块的左间距等于右间距：

　　2mfs-2fH=-mfs+2fL

　　即

　比如天线接收的信号是75MHz中频，带宽1MHz的信号，所以使频谱间隔最大的采样频率为：fs=133.3333、66.6667、33.3333、26.6667MHz…(m=1, 2, 3, 4…)。注意，上面所指的频谱间隔最大是对于相应的m而言的，对于不同的m来说，间隔的绝对值随m的增大而减小。

　　由于超过100MHz的高精度A/D器件价格昂贵，我们选择m=2，这时的无失真采样频率fs的范围是50.3333MHz≤fs≤75.5100MHz。同时考虑到ADC采样频率与中频滤波器的带宽之间必须满足一定的关系：

　　fs≥B+B×w

　　其中w是该中频带通滤波器的矩形系数，本文设为：w=3。此时，ADC采样通带不会发生混叠，但过渡带将会混叠，直到ADC采样频率增大到上式右边的两倍后，过渡带才不会混叠。从本质上看，还是会“混叠”的，但此时“混叠”的信号已被衰减得很微弱，比如衰减到比通带信号小70dB以上。

　　最后考虑到后续DDC器件进行速率转换后输出速率为8MHz(由于ADC和后续算法处理要求)，采样得到的信号速率最好是2的整数倍，同时又考虑到采样时对信号频段确定和控制的方便，最优的采样频率选定为64MHz。这个采样频率产生的频谱间隔对后续滤波器的设计也是足够的。

　　器件选择

　　综合采样精度和速率的要求对ADC进行选择：16位的ADC可以达到大约96dB的信噪比，但是精度达到16位同时速度超过60 MHz 的ADC价格非常昂贵且不易购买到;14位的ADC可以达到大约84dB的信噪比，也可以满足要求，还可以买到速度更快的产品。本设计选择14位双通道A/D器件AD9640[2]进行采样。其主要性能为：可选最大采样速率80、105、125、150MSPS;采样精度14位;无杂散动态范围85dB@125MSPS;信噪比71.8dB@ 125MSPS;低功耗750mW@125MSPS。

　　其中采样速率的改变可通过改变输入时钟来实现，从而可实现在不改变硬件的情况下通过软件来扩展。

　　设计高性能ADC之前的“前端”或输入配置，是获取所需系统性能的关键所在。整个设计的优化[3]取决于许多因素，其中包括应用的特点、系统划分，以及ADC 的构架等。许多放大器都十分适合用于高速ADC 的前端电路。ADA4937 能被用于150MHz以下的频率;由于它能处理很大的输出共模电压范围，因此它的主要优势是应用于ADC 的直流耦合应用中。对于窄带或谐振应用，使滤波器与放大器的输出阻抗匹配，来消除ADC 的输入电容。通常使用一个多极点滤波器来消除感兴趣频率范围外的宽带噪声。

　　接收机PCB设计

　基于图2的接收机框图(图中DDC使用四通道数字下变频器AD6635)和PCB设计的基本要求，可以提出本文接收机PCB排版布线的总体要求如下：

　　● 所有电源在PCB板顶层或/和底层应留出散热区[4];

　　● 所有盒子输入输出接口位于PCB板的底层;

　　● PCB板顶层和底层大面积敷铜并接地;

　　● 电源及其附属元件靠近，独立驱动电源平面，电源平面为电源分配网络。元器件供电从电源平面获取，根据需要在靠近管脚处滤波;

　　● 所有电源线进入盒子安装“穿心电容”;

　　● 放大器直接接地，同时应该屏蔽所有高增益放大器以防止它们产生振荡。

　　ADC布线

　　在PCB原理图中，模拟地的网络标号为AGND，数字地的网络标号为GND。在将A/D转换器的模拟地和数字地引脚连接在一起时，大多数的A/D转换器是将AGND和DGND引脚通过最短的引线连接到同一个低阻抗的地上，任何与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到芯片内部的模拟电路上。从而需要把A/D转换器的AGND和DGND引脚都连接到模拟地上，但这种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。

　　本设计的多通道接收机中A/D转换器较多，如果在每一个A/D转换器的下面都将模拟地和数字地连接在一起，则产生多点相连，模拟地和数字地之间的隔离就毫无意义。而如果不这样连接，就又违反了厂商的要求。因此，最好的办法是开始时就用统一地，将统一的地分为模拟部分和数字部分。这样的布局布线既满足了ADC器件厂商对模拟地和数字地引脚低阻抗连接的要求，同时又不会形成环路天线或偶极天线而产生电磁兼容(EMC)问题。本文中AD9640的PCB制版安排见图3。

　接收机排版布线

　　本设计中，接收机布线坚持2W原则：布线宽度为W，线间距不小于2W。PCB电路板分为模拟层和数字层两个部分，共12层，制版安排见图2，布线安排设计如下。

　　(1)模/数布线和元件排版分离。高速信号位于优质布线层clk-digital component和signal_1，高速信号线同低速信号线尽量远离，重要的低速信号线位于低速信号层signal_2 和signal_3。首先，保证关键高速时钟和信号线布放于层clk-digital component和signal_1;然后保证关键低速信号线位于层signal_2 和signal_3;其次，低速信号线进入高速布线层clk-digital component时应该远离高速信号线(尤其是时钟)，高速信号线进入低速布线层signal_2 和signal_3应该远离低速信号线;最后，上述原则无法实施时应该增加布线层。

　　(2)PCB板下三层为模拟电路，上七层为数字电路;层clk-digital component布线64MHz时钟;层signal_1布线64MHz数字信号，包括AD9640采样64MHz高速数字信号;层signal_2 和signal_3布线小于64MHz的所有其它数字信号;将数字地GNDdigital2用多个过孔连接到GNDdigital1上，GNDdigital2仅仅为隔离模数两个系统，保护模拟信号免受数字干扰。GNDdigital1作为电源+5V的数字地;GNDdigital2作为+1.8V、+2.5V、+3.3V的数字地。

　　(3)FPGA、稳压片等所有核心元件位于顶层clk-digital component。

　　(4)各层敷铜接地方法：

　　● 层clk-digital component、signal_1、signal_2 、signal_3的大面积敷铜，并通过多个过孔连接到GNDdigital1;

　　● 层analog component的大面积敷铜，并通过多个过孔连接到GND analog。

　　(5)电源布线：电源线根据使用区域大面积填充，形成分割的电源平面。模拟电源平面PWRanalog分割为3.3V和5V两个部分，数字电源平面PWRdigital分割为1.8V、2.5V、3.3V、5V四个部分。

　　实物制造及测试

　　图4示出所设计的接收机实物图，将其放置在一定的温度、湿度和振动压力之下测试以检查任何设计或工作的缺陷。

在本文设计接收机的调试过程中，用到仪器为：数字接口(Agilent N5102A)，矢量信号源(Agilent E8267D)，微波矢量分析仪(Agilent 89650A)，示波器(Tektronix TDS 3032B)，矢量信号分析仪(Agilent 89611A)，逻辑分析仪(Agilent 16900A)。上述仪器，对接收机测试的连接图如图5所示。

　　矢量信号源产生接收机需要的各种调制信号输入到射频前端，经过测试可得，接收机体积小，性能稳定，且便于调试，实际ADC采样速率为63.488MHz;进入FPGA数据速率为7.936MHz;FPGA处理主时钟速率为63.488MHz; 2~30MHz带宽、-113dBm~-36dBm的通信信号被接收的平均误码率为：Pe<10-5。因此，本接收机射频前端抗干扰性强，电磁兼容性好，满足设计要求。