一文详解模数、数模转换器中的AGND和DGND

实现数据转换器的接地并解开AGND和DGND的谜团

1.为什要区分AGND和DGND？

2.接地层电源层

3.低频和高频去耦

4.双面和多层印刷电路板

5.多卡混合信号系统

6.分离模拟和数字接地层

7.具有低数字电流的接地和去耦混合信号IC

8.小心对待ADC数字输出

9.采样时钟考量

10.混合信号接地的困惑根源 ：对多卡系统应用单卡接地概念

11.接地总结

资料参考ADI官网技术指南《MT-101》

7.具有低数字电流的接地和去耦混合信号IC

敏感的模拟元件，例如放大器和基准电压源，必须参考和去耦至模拟接地层。具有低数字电流的 ADC 和 DAC（和其他混合信号 IC）一般应视为模拟元件，同样接地并去耦至模拟接地层。乍看之下，这一要求似乎有些矛盾，因为转换器具有模拟和数字接口，且通常有指定为模拟接地 (AGND) 和数字接地 (DGND) 的引脚。图 5 中的图示有助于解释这一表面困境。

同时具有模拟和数字电路的 IC（例如 ADC 或 DAC）内部，接地通常保持独立，以免将数字信号耦合至模拟电路内。图 5 显示了一个简单的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻，IC 设计人员对此是无能为力的，心中清楚即可。快速变化的数字电流在 B 点产生电压，且必然会通过杂散电容 CSTRAY 耦合至模拟电路的 A 点。此外，IC 封装每个引脚间约有 0.2 pF 的杂散电容，同样无法避免！ IC 设计人员的任务是排除此影响让芯片正常工作。不过，为了防止进一步耦合，AGND 和 DGND 应通过最短的引线在外部连在一起，并接到模拟接地层。DGND 连接内的任何额外阻抗将在 B 点产生更多数字噪声 ；继而使更多数字噪声通过杂散电容耦合至模拟电路。请注意，将 DGND 连接到数字接地层会在 AGND 和 DGND 引脚两端施加 VNOISE，带来严重问题！IC 上的“DGND”名称表示此引脚连接到 IC 的数字地，但并不意味着此引脚必须连接到系统的数字地。

这种安排确实可能给模拟接地层注入少量数字噪声。但这些电流非常小，只要确保转换器输出不会驱动较大扇出（通常不会如此设计）就能降至最低。将转换器数字端口上的扇出降至最低，还能让转换器逻辑转换少受振铃影响，尽可能减少数字开关电流，从而降低耦合至转换器模拟端口的可能。通过插入小型有损铁氧体磁珠，如图 5 所示，逻辑电源引脚(VD) 可进一步与模拟电源隔离。转换器的内部瞬态数字电流将在小环路内流动，从 VD 经去耦电容到达 DGND（此路径用图中粗实线表示）。因此瞬态数字电流不会出现在外部模拟接地层上，而是局限于环路内。VD 引脚去耦电容应尽可能靠近转换器安装，以便将寄生电感降至最低。这些去耦电容应为低电感陶瓷型，通常介于 0.01 μF 和 0.1 μF 之间。

8.小心对待ADC数字输出

将缓冲寄存器放置在转换器旁（如图 5 所示）不失为好办法，可将转换器数字线路与数据总线上的噪声隔离开。寄存器也有助于将转换器数字输出上的负载降至最低，同时提供数字输出与数据总线间的法拉第屏蔽。尽管许多转换器具有三态输出 / 输入，但此隔离寄存器依然代表着一种良好的设计方式。某些情况下，可能需要在模拟接地层上紧靠转换器输出添加额外的缓冲寄存器，以提供更好的隔离。

ADC 输出与缓冲寄存器输入间的串联电阻（图 5 中标示为“R”）有助于将数字瞬态电流降至最低，这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外，由串联电阻和缓冲寄存器输入电容构成的 RC 网络用作低通滤波器，以减缓快速边沿。

典型 CMOS 栅极与 PCB 走线和通孔结合在一起，将产生约 10 pF 的负载。如果无隔离电阻，1 V/ns 的逻辑输出压摆率将产生 10 mA 的动态电流 ：

驱动 10 pF 的寄存器输入电容时，500 Ω 串联电阻可将此输出电流降至最低，并产生约 11ns 的上升和下降时间 ：

TTL 寄存器具有较高输入电容，可略微增加动态开关电流，应避免使用。

缓冲寄存器和其他数字电路应接地并去耦至 PC 板的数字接地层。请注意，模拟与数字接地层间的任何噪声均可降低转换器数字接口上的噪声裕量。由于数字噪声抗扰度在数百或数千毫伏水平，因此一般不太可能有问题。模拟接地层噪声通常不高，但如果数字接地层上的噪声（相对于模拟接地层）超过数百毫伏，则应采取措施减小数字接地层阻抗，从而将数字噪声裕量保持在可接受的水平。任何情况下，两个接地层之间的电压不得超过 300mV，否则 IC 可能受损。

另外最好分离模拟与数字电路的电源，即使两者电压相同。模拟电源应当用于为转换器供电。如果转换器具有指定的数字电源引脚 (VD)，应采用独立模拟电源供电，或者如图所示进行滤波。所有转换器电源引脚应去耦至模拟接地层，所有逻辑电路电源引脚应去耦至数字接地层，如图 6 所示。

某些情况下，不可能将 VD 连接到模拟电源。一些较新的高速 IC 可能采用 +5 V 电源为模拟电路供电，而采用 +3 V 电源为数字接口供电，以便与 3 V 逻辑接口。这种情况下，IC的 +3 V 引脚应直接去耦至模拟接地层。另外建议将铁氧体磁珠与电源走线串联，以便将引脚连接到 +3 V 数字逻辑电源。

采样时钟产生电路应与模拟电路同样对待，也接地并深度去耦至模拟接地层。采样时钟上的相位噪声会降低系统 SNR，下文将予以讨论。

9.采样时钟考量

在高性能采样数据系统中，应使用低相位噪声振荡器产生 ADC（或 DAC）采样时钟，因为采样时钟抖动会调制模拟输入 / 输出信号，并提高噪声和失真底。采样时钟发生器应与高噪声数字电路隔离开，同时接地并去耦至模拟接地层，与处理运算放大器和 ADC 一样。

采样时钟抖动对 ADC 信噪比的 (SNR) 影响可用以下公式近似计算 ：

其中 SNR 是完美无限分辨率 ADC 的 SNR，此时唯一的噪声源来自均方根采样时钟抖动 tj。注意，以上公式中的 f 是模拟输入频率。通过简单示例可知，如果 tj = 50 ps rms，f = 100 kHz，则 SNR = 90 dB，相当于约 15 位的动态范围。时钟抖动对 SNR 的这一影响在教程 MT-007中有详细论述。

应注意，以上示例中的 tj 是外部时钟抖动和内部 ADC 时钟抖动（称为孔径抖动）的方和根 (rss) 值。不过，在大多数高性能 ADC 中，内部孔径抖动与采样时钟上的抖动相比可以忽略。

理想情况下，采样时钟振荡器应参考分离接地系统中的模拟接地层。不过由于系统限制，此方法未必可行。许多情况下，采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得，接着必须从数字接地层上的原点传递至模拟接地层上的 ADC。两层之间的接地噪声直接添加到时钟信号，并产生过度抖动。抖动可造成信噪比降低，还会产生干扰谐波。

通过使用图 7 所示的小 RF 变压器或高速差分驱动器和接收机 IC，发射采样时钟信号作为差分信号，可在某种程度上解决此问题。许多高速 ADC 具有差分采样时钟输入，更便于采用此方法。如果使用有源差分驱动器和接收机，应选择 ECL、低电平 ECL 或 LVDS，从而将相位抖动降至最低。在 +5 V 单电源系统中，ECL 逻辑可连接在地与 +5 V (PECL)电源之间，并将输出交流耦合至 ADC 采样时钟输入。不管是哪种情况，原始主系统时钟必须从低相位噪声振荡器产生，而不是 DSP、微处理器或微控制器的时钟输出。

为了促进系统时钟管理，ADI 公司提供一系列时钟产生和分配产品和全套锁相环 (PLL)。

后续持续更新，敬请期待~

 

　　审核编辑：汤梓红