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基于FPGA设计的智能控制器VHDL设计及测试

2018年06月04日 11:25 次阅读

1 引 言

随着市场需求的增长,超大规模集成电路的集成度和工艺水平不断提高,在一个芯片上完成系统级的设计已成为可能。FPGA固有的并行运算处理能力,使得它能够提供各种数字化所需要的大量复杂运算,适合于设计一些对处理速度和实时性要求较高的智能控制器。近几年,基于VHDL描述,FPGA实现的控制器设计研究比较活跃,如Torralba等人完成了4输入、12个隶属度、64条规则的模糊逻辑控制器的FPGA实现[1],Cirstea等人基于FPGA设计模糊控制器,成功的用于变速器的控制[2]。另外,由于FPGA设计的灵活性和通用性,使得基于FPGA的控制器开发效率高,成本低,上市时间短。

由于FPGA在智能控制器方面的大量使用,设计后的测试便成了设计者在开发过程中必须重点考虑的问题,同时,一种好的测试方法不仅能及早发现设计中存在的问题,而且能提高设计的可靠性。目前基于VHDL描述的智能控制器测试一般是通过开环时序仿真来验证其逻辑设计的正确性,而对于一些输入激励信号不固定或比较多的智能控制器来说,开环时序仿真并不能确切模拟控制器的激励输入信号。由此,本文在开环时序仿真的基础上提出一种基于QuartusII、DSP Builder和Modelsim的闭环时序仿真测试方法,并借助于某一特定智能控制器的设计对该闭环测试方法进行了较为深入的研究。

2  FPGA设计与测试平台

研究采用QuartusII4.0、 DSP Builder3.0以及Modelsim SE6.0作为FPGA的设计及测试平台。

QuartusII4.0是Altera公司的第四代可编程逻辑器件集成开发环境,提供从设计输入、设计编译、

功能仿真、设计处理、时序仿真到器件编程的全部功能。同时,它可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件,并且为其它EDA工具提供了方便的接口。可以在上面自动运行其它EDA工具,包括Synplicity的Synplify/Synplify Pro、Mentor Graphics子公司Exemplar Logic 的LeonardoSpectrum以及Synopsys的FPGA CompilerII等。这些综合软件能以很高的效率将VHDL/Verilog设计软件转换为针对选定器件的标准网表文件。此外,QuartusII4.0里还集成了一个SOPC Builder开发工具,支持SOPC开发[3]。

DSP Builder以Matlab/Simulink的Blockset形式出现,可以在Simulink中进行图形化设计和仿真,同时通过Signal Compiler可以将Matlab/Simulink的设计文件(.mdl)转换成相应的VHDL文件(.vhd),以及用于控制综合与编译的TCL脚本[4]。

Mentor Graphics公司的Modelsim是业界中比较好的仿真工具,其仿真功能强大,支持模拟波形显示,且图形化界面友好,具有结构、信号、波形、进程和数据流等窗口。

通过综合使用上述三种平台,可以很好的规划设计流程,充分利用各个工具的优点,提高开发效率,所得的测试结果也更加可靠。

3 智能控制器的VHDL设计及测试特点

以模糊自整定PID控制器为例,其位置式控制算法为:

ui = Kp ei+Ki T∑ei+Kd/T(ei-ei-1)+u0                                                                                      3.1

其中:Kp = kp+tp&TImes;△Kp、Ki = ki+TI&TImes;△Ki、Kd = kd+td&TImes;△Kd为PID控制器实时参数;△Kp、△Ki、△Kd为模糊推理得出的修正值。模糊推理过程采取Mamdani直接推理法,采用质心法求取相应的最终精确值。

基于VHDL描述的模糊自整定PID控制器设计采用自顶向下设计方法,在RTL级对各个单元模块进行设计描述,用结构VHDL将各个单元通过单元映射(PORT MAP)联系起来,组成整个控制器芯片。控制器芯片的核心是控制与运算单元,涉及基本的数据处理、存储和I/O控制。其顶层模块的电路原理图如图1所示。

基于FPGA设计的智能控制器VHDL设计及测试

图1控制器顶层模块电路原理图

其中:control:控制模块,产生存储器内数据的读写地址;ram:存储模块,存储外部采集来的数据;accum:累加模块,累加10次,读进存储器的数据;max_min:求Max/Min模块,对采集来的数据进行最大最小值求解;sub:减法模块,剔除Max/Min;average_8:滤波模块,对剔除后的数据进行8次平均滤波;compare:比较模块,与给定值相比较,产生偏差e;delay:延迟模块,产生偏差的变化率ec;fpid:模糊自整定PID控制器模块,产生控制器的输出信号。

本系统中,A/D采用AD574A,其转换速度最大为35μs,转换精度小于等于0.05%。在用VHDL设计A/D的I/O模块时,采用的是状态机描述。状态机分为5个状态:STATE0:实现A/D574的初始化;STATE1:产生片选信号,启动转换;STATE2:STATUS电平监测,状态切换;STATE3:8位输出数据有效;STATE4:由Lock信号对数据进行锁存。

基于VHDL语言描述的智能控制器测试特点是:控制器模块可以作为一个独立模块通过开环时序测试基准对其逻辑功能的正确性进行测试。但是,对于控制系统来说,我们更关心的是在典型输入信号作用下,系统输出的时间响应过程,包括动态过程和稳态过程,因此采用闭环时序测试显得尤为必要。

4 基于FPGA的智能控制器开环时序测试

基于FPGA的智能控制器开环时序测试机理是:通过连接激励实体和在测模块,将在测模块的输出响应值同期望值相比较来验证控制器设计是否符合设计要求,设计者可以用QuartusII软件的波形编辑器产生作为仿真器激励的向量波形文件(.vwf),也可以使用基于文本的向量文件(.vec)作为仿真器的激励。其中VWF使用图形化的波形形式描述了仿真器的输入向量和仿真的输出结果,而VEC则使用一种特殊格式的文件为模块中的输入信号和向量添加激励[5],这是目前设计中最常采用的测试方法。模糊自整定PID控制器开环时序仿真测试如图2所示。

基于FPGA设计的智能控制器VHDL设计及测试

图2控制器开环时序仿真图

图2为基于Altera公司FPGA器件EP20K200EQC240-1的模糊自整定PID控制器闭环输出时序仿真结果。

其中:clk:系统时钟;clkc:控制器采样时钟;reset:系统复位信号;e:偏差;ec:偏差的变化率;u:控制器输出。

时序仿真结果参数:Total logic elements:1092 / 8,320 ( 25 % );Total memory bits:4096 / 106,496 ( 3% );Clk setup:38.86 MHz;Clkc setup:221.39MHz;Tsu:8.864ns;Tco:7.809 ns。                                         

图2中控制器的激励信号偏差e和偏差变化率ec是通过波形编辑器手工编辑获得,输入比较繁琐,它们值的获取是借助于MATLAB的仿真曲线,因此并不能完全模拟智能控制器的实时激励信号。 为了能更好的模拟控制器的输入行为,使测试结果更加可靠,本文在上述测试基础上,提出一种新的基于FPGA设计工具QuartusII、DSP Builder以及Modelsim的智能控制器闭环时序测试方法。

5 基于FPGA的智能控制器闭环时序测试

在自动控制系统设计中,控制器的设计与测试通常采用闭环控制系统,通过观察对象的输出来判断控制器性能是否符合设计的要求。Altera公司推出的数字信号处理工具DSP Builder,结合MathWorks的Matlab和Simulink,为在QuartusII中所做的设计提供了一种新的测试方法。本次研究采用的测试流程如下:首先,在Matlab的Simulink中用DSP Builder搭建测试模块,运行无误后,用Signal Compiler将(.mdl)文件转换成Modelsim可以识别的TCL脚本文件和VHDL文件,其次,对生成的VHDL文件及TCL脚本进行设置,最后,在Modelsim中运行测试文件,查看测试结果。DSP Builder下模糊自整定PID控制器的模块图如图3所示。图中fpid模块为用户自定义模块,是通过DSP Builder的SubSystemBuilder模块导入的,使用该模块可以方便的将QuartusII中VHDL设计文件的输入输出引脚信号引入Simulink系统中。

基于FPGA设计的智能控制器VHDL设计及测试

图3 DSP Builder下模糊自整定PID控制器的模块测试图

运行Signal Compiler,生成在Modelsim中使用的TCL脚本文件,因为在Simulink中添加的用户自定义模块是以黑盒的形式出现,因此,在该测试环境中要将模糊自整定PID控制器的各个子模块文件添加到TCL脚本文件中,例如要将子模块文件pid.vhd添加到TCL脚本文件中,使用vcom -93 -explicit  -work work "$workdir/pid.vhd"即可。

使用DSP Builder时需要注意以下两点:

(1)如果没有使用来自Rate Change库中的锁相环模块PLL,在Simulink设计转换成硬件系统的过程中,DSP Builder将使用同步设计规则,即在设计系统中的所有DSP Builder时序模块(如图3中的Delay1模块)都以单一时钟的上升沿同步工作,这个时钟频率即为整个系统的采样频率。对于这些模块,其时钟引脚都不会直接显示在Simulink设计图上,但当使用Signal Compiler将设计转化为VHDL文件时,系统会自动地把时序模块的时钟引脚都连在一起,并与系统的单一时钟相接。

(2)将一个已经定制完成的VHDL设计实体加入到DSP Builder设计系统中时,即使在原设计中已经使用了同步复位和时钟信号,也必须在该实体中定义同步清零和时钟输入信号。而且,这两个输入信号必须与目标器件的全局时钟引脚和全局同步清零引脚相接。如果实体不需要时钟或全局同步清零脚,也应当定义这些输入信号,只是不要连接。

以被控对象G(s)=4.71×e-0.15s/(0.4s+1)(1.2s+1) 为例,考虑到A/D、D/A的影响,加入零阶保持器(1-e-TS)/S,Modelsim中闭环控制系统的输出曲线如图4所示,系统的给定值为127(相对增益为0.992),输出值从0上升到峰值148(相对增益为1.156)后迅速回落,最后稳定在127,测试结果与MATLAB的仿真结果基本相同。

基于FPGA设计的智能控制器VHDL设计及测试

图4 系统闭环输出曲线

6 结 论

(1)       基于FPGA构建智能控制器具有设计灵活、能在线调整、可靠性高,开发周期短等优点。特别适于中小型系统。

(2)       利用QuartusII进行智能控制器的VHDL设计,通过DSP Builder和Modelsim对在QuartusII中所做的设计进行闭环测试,解决了测试样本的输入源以及控制器的输入样本提取问题,能有效模拟控制器的输入行为,提高了设计及测试的灵活性,同时,测试结果可靠且更有说服力。

(3)       使用DSP Builder和Modelsim使我们摆脱了以往的测试习惯,控制器的激励输入信号可以方便的调用Simulink的模块,对象也可以根据需要灵活改变,不需要再用VHDL语言编写,而且Modelsim支持信号的模拟波形显示,使我们能够看到最直观的图形。

(4)        测试在系统设计中占有举足轻重的作用,它贯穿整个设计的始终,采用闭环时序测试方法,结合DSP Builder和Modelsim完成智能控制器各个阶段的测试经实验验证是一较好的测试方法,适合于像控制器这类需闭环检验其控制品质的设计。

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发表于 2018-05-25 15:43 593次阅读
FPGA的DCM时钟管理单元概述

聊一聊FPGA的片内资源相关知识

大家好,到了每日学习的时间了。今天我们来聊一聊FPGA的片内资源相关知识。 主流的FPGA仍是基于查...

发表于 2018-05-25 14:11 965次阅读
聊一聊FPGA的片内资源相关知识

基于北斗卫星系统的机载高速摄像机时间同步器

在民用飞机飞行试验中,为了保证图像测试数据的准确可靠,机上图像测试系统中不同测试设备时间需要严格的统...

发表于 2018-05-25 08:24 488次阅读
基于北斗卫星系统的机载高速摄像机时间同步器

请问FPGA可以和DSP的vpif直接相连么?

发表于 2018-05-25 05:07 93次阅读
请问FPGA可以和DSP的vpif直接相连么?

FPGA设计中为什么自适应均衡器是收发器设计关键...

在,大家都认为串行链路的构建难度大,尤其是对10Gb以上的系统,您必须解决系统中的插入损耗,反射串扰...

发表于 2018-05-24 16:52 180次阅读
FPGA设计中为什么自适应均衡器是收发器设计关键...

英特尔 FPGA释放数据潜能 加速从云到边缘的成...

英特尔® 现场可编程门阵列(FPGA)继续在市场中保持强劲的发展势头。配合英特尔®处理器,FPGA释...

发表于 2018-05-24 16:17 1514次阅读
英特尔 FPGA释放数据潜能 加速从云到边缘的成...

Xilinx FPGA在仪器仪表中的应用

2013首届仪器仪表器件选型技术研讨会(http://www.eepw.com.cn/event/a...

发表于 2018-05-24 15:53 240次阅读
Xilinx FPGA在仪器仪表中的应用

赛灵思Virtex-7 GTX收发器演示

赛灵思Virtex-7 GTX收发器演示

发表于 2018-05-24 13:49 297次阅读
赛灵思Virtex-7 GTX收发器演示

利用 AccelDSP 和 System Gen...

此次为期30分钟的视频演示介绍了 Xilinx 提供的 DSP 设计工具。我们从带有浮点 MATLA...

发表于 2018-05-24 13:47 382次阅读
利用 AccelDSP 和 System Gen...

首款内置ARM硬核的FPGA

Zynq出来有一定市场,但是这个市场不是传统FPGA的主流市场,而是为了和微处理抢一些控制领域的市场...

发表于 2018-05-24 11:48 593次阅读
首款内置ARM硬核的FPGA

直流电机VHDL源代码

SIGNAL C: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL A:...

发表于 2018-05-24 10:13 92次阅读
直流电机VHDL源代码

请问为什么我在选择FPGA终端Vi的执行模式的时候,第三方仿真器是灰色的呢?那怎么才能使用第三方仿真器啊?

发表于 2018-05-24 08:38 122次阅读
请问为什么我在选择FPGA终端Vi的执行模式的时候,第三方仿真器是灰色的呢?那怎么才能使用第三方仿真器啊?

CPLD和FPGA两者的区别

CPLD和FPGA都是我们经常会用到的器件。有的说有配置芯片的是FPGA,没有的是CPLD;有的说逻...

发表于 2018-05-24 02:03 147次阅读
CPLD和FPGA两者的区别

IS61WV5128BLL 这个SRAM读写能否到10ns以内?

发表于 2018-05-23 16:21 209次阅读
IS61WV5128BLL  这个SRAM读写能否到10ns以内?

比较 Xilinx® Virtex®-7FPGA...

设计人员呼吁提升10G+ 芯片到芯片和背板性能, 依赖接收机均衡来补偿信号失真。观看视频, 并排比较...

发表于 2018-05-23 15:47 226次阅读
比较 Xilinx® Virtex®-7FPGA...

Vivado UltraFast设计方法中文版讲...

这个培训将会深度介绍适于Xililnx 可编程门阵列的HDL代码风格, 产生和验证时序约束的正确方法...

发表于 2018-05-23 15:47 279次阅读
Vivado UltraFast设计方法中文版讲...

XILINX推出All Programmable...

Xilinx 宣布启动一项将软件、模型、平台和基于 IP 的设计环境融为一体的抽象化计划,致力于让系...

发表于 2018-05-23 15:47 266次阅读
XILINX推出All Programmable...

如何将FPGA程序固化到外部Flash存储器

发表于 2018-05-23 15:10 303次阅读
如何将FPGA程序固化到外部Flash存储器

FPGA几大厂商介绍,你知道的有哪些呢?

前言:有的同学在学习fpga,但是你知道fpga的几大厂商有哪些么,今天我们就来聊聊比较知名的fpg...

发表于 2018-05-23 09:24 787次阅读
FPGA几大厂商介绍,你知道的有哪些呢?

如何将FPGA程序固化到外部Flash存储器

在我们刚开始学习FPGA的时候,我们一般都是将编译后生成的.sof文件(针对于Altera器件)通过...

发表于 2018-05-23 09:22 1268次阅读
如何将FPGA程序固化到外部Flash存储器

莱迪思半导体超低功耗FPGA解决方案助力机器学习...

全新的毫瓦级功耗FPGA解决方案为机器学习推理在大众市场物联网应用中实现快速部署创造机遇。

发表于 2018-05-22 17:04 1027次阅读
莱迪思半导体超低功耗FPGA解决方案助力机器学习...

荐读:如何学习FPGA?为什么你会觉得FPGA难...

很多人问我该如何去学FPGA,那么今天咱们就来聊一聊。 一、入门首先要掌握HDL(HDL=veril...

发表于 2018-05-22 10:43 1154次阅读
荐读:如何学习FPGA?为什么你会觉得FPGA难...

FPGA向TMS320C6678发送Doorbell中断时,只能接收999次Doorbell中断,但在ChipScope中能观察到Doorbell仍在发送,这是哪里出了问题?

发表于 2018-05-22 09:17 363次阅读
FPGA向TMS320C6678发送Doorbell中断时,只能接收999次Doorbell中断,但在ChipScope中能观察到Doorbell仍在发送,这是哪里出了问题?

简谈FPGA研发设计相关规范(企业中很实用)

大家好!又到了每日学习的时间了,今天我们聊一聊FPGA做开发的时候,有哪些设计规范,从文档到工程建立...

发表于 2018-05-21 14:56 257次阅读
简谈FPGA研发设计相关规范(企业中很实用)

FPGA中不可综合语句 相关知识

大家好,又到了每日学习的时间了,今天我们来聊一聊FPGA中不可综合语句 相关知识。 (1)所有综合工...

发表于 2018-05-21 14:56 505次阅读
FPGA中不可综合语句 相关知识

FPGA常见的警告以及处理方法

FPGA常见的警告以及处理方法 1.Found clock-sensitive change dur...

发表于 2018-05-21 14:53 680次阅读
FPGA常见的警告以及处理方法

国产FPGA翻身做主人 技术实现质的飞跃

虽然这两款FPGA和赛灵思、阿尔特拉这样的巨头差距很大,但从FPGA规模上看,已经超出现有的国产FP...

发表于 2018-05-21 11:04 190次阅读
国产FPGA翻身做主人 技术实现质的飞跃

MIPSfpga软核处理器IP设计方案

很多计算机专业的学生都只是在理论层次学习计算机体系结构方面的知识,比如数据路径、控制结构和存储系统等...

发表于 2018-05-21 10:17 1095次阅读
MIPSfpga软核处理器IP设计方案

分享FPGA设计中信号完整性需要注意的几个方面

FPGA设计需注意的方方面面 目前市场上有几百种关于信号完整性和降噪的书。如果你是个新手或者需要一...

发表于 2018-05-20 10:52 423次阅读
分享FPGA设计中信号完整性需要注意的几个方面

英特尔FPGA为人工智能(AI)提供推理性能

新特性:在近日举行的 Microsoft Build 大会上,Microsoft推出了 基于 Pro...

发表于 2018-05-20 00:10 155次阅读
英特尔FPGA为人工智能(AI)提供推理性能

SDSoC开发工具让FPGA SoC的应用更简单...

该用什么硬件平台去做 Design-In?这是电子工程师在设计开发之初绕不过去的问题。专用芯片ASI...

发表于 2018-05-19 09:34 412次阅读
SDSoC开发工具让FPGA SoC的应用更简单...

对比ARM、DSP,深入了解FPGA

自1985年首款FPGA诞生以来,FPGA已经是一名在电子信息领域征战了30年的老兵,这名战功赫赫的...

发表于 2018-05-18 11:07 1050次阅读
对比ARM、DSP,深入了解FPGA

关于基于FPGA的高光效单片彩色LCD投影机的设...

显示技术正朝着大屏幕、高清晰度、高亮度和高分辨率的方向发展。通常说来,将屏幕显示面对角线尺寸在1米(...

发表于 2018-05-18 10:17 118次阅读
关于基于FPGA的高光效单片彩色LCD投影机的设...

如何使用QuartusⅡ软件来编写FPGA?

本文主要详细介绍了使用QuartusⅡ软件来编写FPGA的方法及步骤,另外还介绍了Quartus I...

发表于 2018-05-18 10:11 623次阅读
如何使用QuartusⅡ软件来编写FPGA?

VHDL语言编程用什么编译软件_需要看哪方面的书...

本文主要介绍了VHDL语言编程用什么编译软件以及学习VHDL语言需要看哪方面的书籍,最后还阐述了学习...

发表于 2018-05-17 17:50 1850次阅读
VHDL语言编程用什么编译软件_需要看哪方面的书...

C到VHDL的编译器设计与实现详解

本文主要介绍了C到VHDL的编译器设计与实现,首先介绍了C与VHDL的语言特征,其次阐述了设计方案,...

发表于 2018-05-17 11:06 189次阅读
C到VHDL的编译器设计与实现详解

FPGA入门笔记_FPGA开发流程及VHDL基本...

FPGA即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是...

发表于 2018-05-17 10:44 707次阅读
FPGA入门笔记_FPGA开发流程及VHDL基本...

基于FPGA控制AD9854产生正弦波

本文首先介绍了ad9854的工作原理,其次介绍了两款AD9854应用电路图,最后介绍了基于FPGA控...

发表于 2018-05-17 09:53 188次阅读
基于FPGA控制AD9854产生正弦波