基于FPGA的智能控制器设计及测试方法研究

通过模糊自整定PID 控制器的设计，本文提出了一种基于VHDL 描述、DSP Builder 和Modelsim 混合仿真、FPGA实现的智能控制器设计及测试新方法。首先，通过MATLAB 仿真，得出智能控制器的结构和参数。然后，基于VHDL 进行智能控制器的数字化实现及其开环测试。在此基础上，通过分析一般智能控制器的测试特点，采用DSP Builder 构建闭环测试系统，Modelsim 运行DSP Builder 生成文件来验证QuartusII 中所做VHDL 设计的测试方法。实验表明，该测试
方法能有效模拟控制器的激励输入信号，适用于需闭环测试检验控制品质的智能控制器设计。
关键词：VHDL; FPGA; 智能控制器; 闭环测试; DSP Builder
随着市场需求的增长，超大规模集成电路的集成度和工艺水平不断提高，在一个芯片上完成系统级的设计已成为可能。FPGA 固有的并行运算处理能力，使得它能够提供各种数字化所需要的大量复杂运算,适合于设计一些对处理速度和实时性要求较高的智能控制器。近几年，基于VHDL 描述，FPGA 实现的控制器设计研究比较活跃，如Torralba 等人完成了4 输入、12 个隶属度、64 条规则的模糊逻辑控制器的FPGA 实现[1]，Cirstea 等人基于FPGA 设计模糊控制器，成功的用于变速器的控制[2]。另外，由于FPGA 设计的灵活性和通用性，使得基于FPGA 的控制器开发效率高，成本低，上市时间短。
由于FPGA 在智能控制器方面的大量使用，设计后的测试便成了设计者在开发过程中必须重点考虑的问题，同时，一种好的测试方法不仅能及早发现设计中存在的问题，而且能提高设计的可靠性。目前基于VHDL 描述的智能控制器测试一般是通过开环时序仿真来验证其逻辑设计的正确性，而对于一些输入激励信号不固定或比较多的智能控制器来说，开环时序仿真并不能确切模拟控制器的激励输入信号。
由此，本文在开环时序仿真的基础上提出一种基于QuartusII、DSP Builder 和Modelsim 的闭环时序仿真测试方法，并借助于某一特定智能控制器的设计对该闭环测试方法进行了较为深入的研究。