DF-FPDLMS自适应滤波器的可测性设计与测试

基于加法器的测试生成，提出了直接实现形式的细粒度流水线延迟最小均方自适应滤波器的一种可测性设计的测试方案。在测试模式下，该设计通过滤波器组成模块的分层隔离及由寄存器转化成的扫描链提高了可测性；通过复用部分寄存器和加法器避免或最小化了额外的测试硬件开销。该方法能在真速下高效地侦测到滤波器基本组成单元内的任意固定型组合失效，且不会降低电路的原有性能。
关 键 词 加法器; 可测性设计; 失效; 滤波器; 测试生成; 乘法器

文献[1]提出了DF-FPDLMS自适应滤波器，它的关键路径短、速度快，将基于Xilinx Virtex的FPGA技术实现的8阶8位滤波器用于定位敌方雷达脉冲的电子装备测量(Electronic Support Measures，ESM)接收机，接收机的采样率达120 MHz。在集成电路集成度的发展遵循摩尔定律的条件下，IC的可测性在降低IC生产成本、提高IC可靠性等方面作用日益显著。应用于国防ESM上的电路，片上系统(System-on- Chip，SoC)的可测性尤其重要。由文献[1]可知，DF- FPDLMS滤波器由八个处理模块(Processing module，PM)、一个二进制树加法器、一个误差反馈环构成，由于误差反馈环和每个PM包含的反馈回路，以及至少包含一个加法器、二个乘法器的PM只有两个输入、一个输出，其测试相当繁琐、困难。而且，随着人们对滤波性能要求的日益提高，滤波器阶数会不断增加，芯片上会集成越来越多的晶体管，此时，该滤波器测试根本无法进行。在包含该滤波器的SoC中，这种问题尤其突出。解决该问题的根本途径之一是对该滤波器进行可测性设计，并寻求有效的测试手段、方法。
1 可测性设计与测试策略
目前，可测性设计主要使用两种方法：(1) 基于C-可测、M-可测；(2) 根据电路的具体情况改进电路结构，提高其可测试性能。方法(1)通用性强，有章可循，使用也比较方便[2-5]，但前提是在任意时刻电路最多只存在一个故障。若将其应用于DF- FPDLMS滤波器，实用性会降低。而且，如有多个反馈环的存在，在DF-FPDLMS滤波器中利用它也非常困难。本文采用方法(2)进行可测性设计。由文献[1]可知，DF-FPDLMS滤波器的组成模块有加、减、乘法器和寄存器，分布PM内、外部分，电路具有很好的规则性，且寄存器较多。据此，本文针对8阶DF-FPDLMS自适应滤波器，给出了可测性设计方案：利用单向三态门在测试模式下，将关心的运算单元与其他部分隔开，合理地将寄存器构成扫描链，为运算单元传送测试矢量，可大幅度提高加法器等组成模块即电路的可控性，如图1所示。图中，t1~t5是各运算单元的测试能使信号，高电平有效，任意时刻最多只有一个有效。