DSP和80C196双CPU高速实时控制系统设计方案

DSP也称数字信号处理器。TMS320C31是TI公司的第三DSP芯片，它的基本结构包括：（1）程序文凭间与数据空间分开的总线结构，可以对程序存储器和数据存储器这两个独立的存储器进行独立编址、独立访问;（2）流水线结构，以三级流水线操作为例，在每个指令周期内，三条不同的指令都处于激活状态，但处于不同的阶段，分别为取指、译码和执行;（3）专用的硬件乘法器，使乘法可以在单周期内完成;（4）特殊的DSP指令;（5）快速的指令周期，可以达到33.3ns，即每秒能执行60M条指令。
　　由一片TMS320C31加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案若要达到高速实时控制则是不可行的。因为TMS320C31除要完成复杂的算法，还要采集处理数据、控制外部系统中的执行机构和实现人机接口等功能，而这些工作势必会大大延长系统对控制对象进行控制的周期。所以我们采用TMS320C31和一个通用微处理器80C196一起来作为这个高速实时控制系统的CPU。其中80C196作为主机，负责数据的采集处理、外部系统中执行机构的控制和驱动以及人机接口等功能;TMS320C31作为从机，负责复杂算法的实现。这样可以使TMS320C31专注于算法的计算，充分利用它高速数据处理的能力。TMS320C31与80C196之间通过双口RAM进行高速数据通信，之所以采用双口RAM是因为这种通信方式数据传输的速率很高，并且抗干扰性能较好。
　　1 系统构成
　　系统主要由两大模块组成：算法模块和输入输出控制模块。算法模块以TMS320C31为核心构成，是整个系统的计算中心，负责复杂算法的实现;输入输出控制模块以80196为中心构成，负责数据的采集处理、外部系统中执行机构的控制和驱动以及人机接口等功能。算法模块与输入输出控制模块之间通过双口RAM IDT7140进行高速数据通信。算法通过从输入输出控制模块处获得算法所需的输入数据（即实时采样到的数据），然后将计算结果送给输入输出控制模块，最后再由输入输出控制模块控制各执行机构。
　　2 TMS320C31、80C196与双口RAM IDT7140之间的接口电路
　　如图1所示，IDT7140有两组完全对称的地址线数据线和控制线，
　　
　　TMS320C31与左边这组线相连，80C196与右边的那组线相连。TMS320C31给IDT7140分配的地址空间为0x20000H～0x1003ffH。通过GAL16V8对A［20，23］和外部存取选通信号/STRB进行译码，给出IDT7140的片选信号/CEL。IDT7140通过/BUSYL和/BUSYR引脚接高电平，工作在中断方式。IDT7140的中断信号/INTL可以与TMS320C31的某个外部中断引脚直接相连（这里将外部中断1即INT1分配给双口RAM IDT7140），具体原因将在第3部分进行说明。80C196给IDT7140分配地地址空间为0xA000H～0xA3ffH。通过GAL16V8对AD［12，15］和外部存储器读信号/RD进行译码，给出IDT7140的片选信号/CER。80C196的/WE在写周期为低电平，读周期为高电平，与IDT7140的R/WR定义一致，所以/WE可直接与R/WE可直接与R/WR相连，作为IDT7140右边的读之所以控制信号。IDT7140的中断引脚/INTR接到80C196的外部中断。
　　3 双口RAM IDT7130/40的中断逻辑设计
　　双口RAM必须采用一定的机制来协调左右两边CPU对它的读写操作。IDT公司的双口RAM系列用口断、硬件、令牌和软件这四种方式来协调双方。在TMS320C31和80C196双CPU构成的高速实时控制系统中，IDT7140采用的是中断方式。下面介绍IDT双口RAM系列的中断逻辑设计。
　　如图2所示，IDT双口RAM的中断逻辑实际上是由与非门组成的两个基本RS触发器所构成。在所有的IDT双口RAM芯片中，内存的最高两个单元被用作为左右两边CPU的中断信箱。以1K双口RAM为例，这两个单元为3FEH和3FFH。其中3FEH为左边CPU的中断信箱，3FFH为右边CPU的中断信箱。各CPU只能读自己的中断信箱，写对方的中断信箱;而不能写自己的中断信箱，读对方的断信箱。当左边CPU中右边CPU的中断信箱3FFH单元写入数据时，图2中/WR置0，IRn+1置1，指向右边CPU的中断信号有效;当右边CPU从自己中断信箱3FFH单元读数据时，图2中/RR置0，则IRn+1置0，指向右边CPU的中断信号被清除。同样地，右边CPU对左边CPU中断信号的设置和清除也是如此，只不过把上面的3FFH单元换为3FFH单元。