ADC校准通过，码值为何仍随VREF漂？

ADC校准通过，码值为何仍随VREF漂？

校准能修正内部偏差，却无法冻结每次转换时的参考基准

ADC数字结果是输入电压与参考电压的比值。内部校准可以补偿部分偏移和增益误差，但VREF在采样与逐次比较期间发生波动时，换算比例会实时改变，读数仍会随参考源和回路阻抗漂移。

ADC内部校准已经通过，短接输入时也很稳定，接上真实信号并提高采样率后码值却随VREF一起漂。校准能修正部分内部偏差，却不能把每次转换使用的参考电压变成一个不动的常数。

这时应把VREF当成测量链的一部分，而不是一个固定常数。校准修正的是ADC内部误差，参考电压波动会直接改变每次转换的量尺。

SAR转换会从参考端搬运电荷

STM32内部SAR ADC使用切换电容阵列。采样后，电容按逐次逼近过程接向VREF或地，与比较器共同判断每一位。这个动作会在参考端产生瞬态电流，并不是一个完全静态的高阻输入。

图1 SAR切换电容阵列在逐次比较中反复使用VREF

参考源输出阻抗、走线电感和去耦电容共同决定VREF在这些瞬间能否保持稳定。平均电流很小，不代表转换边沿没有高频电荷需求。

去耦要围绕参考引脚形成小回路

不同封装可能把VREF与VDDA连接方式做成独立引脚或内部关联，去耦方案要以具体器件数据手册为准。共同原则是：电容靠近参考引脚，连接短而粗，回到VSSA的路径明确。

图2 不同封装下VREF与VDDA去耦连接需要分别核对

只把电容摆在芯片旁边，却通过细长线或远处地过孔回流，等效电感仍会让高频电流在VREF上形成尖峰。布局检查要沿VREF—电容—VSSA画完整闭环。

参考去耦看的是闭环阻抗，不是器件到芯片的直线距离。

外部参考源也有动态边界

外部基准芯片通常给出噪声、温漂、负载调整和输出电容稳定范围。ADC转换电流经过串联电阻和去耦电容后，既可能被滤掉，也可能让基准环路进入不稳定区域。

图3 外部参考源、串联阻抗与去耦电容共同决定动态VREF

增加RC时要同时检查直流压降、建立时间和基准芯片允许的电容负载。低频漂移、宽带噪声和转换瞬态不是同一问题，不能用一只超大电容统一解决。

模拟与数字电源要控制共享回流

数字核、GPIO和DC-DC开关产生的电流若与VREF、VDDA共用一段高阻抗回路，会把数字负载变化叠到模拟基准上。分区的目的不是制造两个互不相干的地，而是控制高频电流在哪里闭合。

资料给出的模拟、数字电源分离关系提醒设计者：电源入口、铁氧体或滤波元件、去耦和单点连接需要作为一条完整路径评审。随意割地反而可能迫使返回电流绕行。

图4 模拟与数字电源分离的重点是限制共享噪声路径

同步观察VREF和码值，别只看平均数

定位时让ADC连续采样固定输入，同时测VREF引脚。记录负载启动前后VREF峰峰值、ADC均值、标准差和异常码出现时刻；若码值变化与VREF同向关联，参考路径就是重点。

还可以用同一VREF供电的比例输入做比值测试，区分输入源变化与参考变化。软件平均能降低随机噪声，却不能修复与负载事件同步的系统偏差。

采样频率变化会改变参考端的脉冲谱。低速单次采样正常，高速扫描多通道时VREF波动增加，往往说明去耦和参考源动态能力不足。验证应覆盖实际最高采样率、通道切换顺序和DMA连续运行。

示波器测VREF时要避免探头地线制造噪声。可使用短弹簧地或合适的同轴引出，在VREF与VSSA附近直接观察；远端地夹测到的尖峰可能包含数字地回路和探头环路，不宜直接当作参考脚真实波形。

固件换算也要使用一致的参考定义。若硬件使用VDDA作为VREF，软件却长期写死名义3.3V，电源缓慢偏移会变成比例误差。可按器件支持方式使用内部基准或外部测量校正，但它同样不能替代低噪声参考设计。

多ADC或多个模拟模块共享同一参考源时，还要核对彼此的动态电流是否互相调制。可分别停用某一路采样，观察另一通道的VREF和码值变化；若相关性明显，就需要改善参考分配阻抗或分区去耦。

最后还要在低温、高温和供电上下限重复测试。基准源噪声、输出阻抗和电容特性都可能随温度变化，室温平均值稳定不代表全工况的参考量尺可靠。

·测基准：探头直接落在VREF/VSSA附近并控制地环路。

·测码值：保留原始样本和负载事件时间戳。

·改单变量：分别调整参考去耦、数字负载与回流路径。

结论

ADC校准完成后，参考电压仍然是活的电气节点。它既提供换算比例，也要承受SAR转换带来的动态电荷。

把VREF噪声、去耦闭环和数字回流放进同一张测量图，才能判断漂移来自ADC内部、输入源还是参考基准。

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