采用ADC+时钟电路+FPGA+DSP实现高分辨率的数据采集系统设计

数据采集系统是数字存储示波器的核心部分，在示波器采集控制电路的控制下，数据采集系统将待测的模拟信号量化后进行缓存，供示波器软件系统进行数据的处理、运算、显示。随着计算机技术的不断发展，高速ADC的性能不断提高，功能强大的DSP信号处理的实时性越来越强，可编程的逻辑器件的性能不断提升，为示波器数据采集系统的实现提供了一个可靠而且实用的数字平台。相应的，数据采集系统的采样速率、存储深度、波形捕获能力、鉴别能力等指标也在不断提高。国际上，示波器行业像安捷伦、泰克等公司在数字存储示波器市场上占据了主导地位，均有实时采样率达到几十Gsps的示波器面市，但是由于受到器件和工艺的限制，国内实现真正的高速高分辨率的数据采集系统还具有比较大的困难。

本文采用ADC+高频时钟电路+FPGA+DSP的结构模式，设计了一种实时采样率为2 Gsps的数字存储示波器数据采集系统，为国内高速高分辨率的数据采集系统的研制提供了一个参考方案。

1 关键器件选择

DSO数据采集系统的主要技术指标：a)双输入通道同时工作，每通道最高实时采样率达到2 Gsps；b)垂直分辨率8 bit；c)存储深度：8 MB／CH。整个系统的关键器件包括ADC、高频时钟芯片、FPGA、DSP、SRAM。通过对目标系统主要技术指标的分析，结合数字存储示波器的应用特性，选择了以下一系列器件。

数据采集系统要求达到的最高实时采样率为2 Gsps，同时考虑目标系统所要求的垂直分辨率、数据输出格式，另外兼顾示波器的模拟带宽以及器件的购买渠道和性价比，选择了Atmel公司的AT84AD001。AT84AD001是双通道ADC，每一通道具有1 Gsps的实时采样率，在交错模式下双路ADC并行采样可以达到2 Gsps的实时采样率。其分辨率为8 bit，数据输出格式是LVDS(Low Voltage Differential Signaling)，具有1：1数据输出或1：2数据输出模式可选，此外，全功率输人带宽(-3 dB)为1．5 GHz，差分电压输入范围为500 mVVpp。

此外，重要的一点，AT84AD001还具有FISDA(Fine Sampling Delay Adjustment on Channel Q)功能，通过调整Q通道的采样时刻，有效地避免了因为采样时钟的占空比不等于50％而造成的误差，保证了采样精度。

高速高精度的ADC对采样时钟的精度要求非常高，时钟电路一般的设计方法是直接利用FPGA内部的锁相环倍频电路产生，但是目标系统要求采样时钟频率达到1 GHz，而目前Altera和Xilinx公司的高端FPGA其I／O输出频率最高只能达到800MHz。经过综合评价，最终选定了美国NS公司的高频时钟芯片LMX2531LQ1910E。其输出低段频率为917 MHz～1 014 MHz，满足设计要求，此外，LMX2531具有非常低的抖动和相位噪声。而且还集成了低噪声、高性能的低压差线性稳压器LDO(Low Drop Out regulator)元件，使电路的抗干扰性和稳定性得到了提高。

FPGA的可编程性以及丰富的内部逻辑资源和外部I／O资源，用来作为数字存储示波器数据采集与控制系统。特别地，单片AT84AD001量化输出是16路1 Gbps速率、LVDS格式的差分数据，目标系统双输入通道同时工作，这就要求FPGA具有32个能支持1 Gbps的差分I／O，利用高速I／O将数据接收并存储。由此，选择了Altera公司的Stratix II EP2S60F1020C4，该FPGA最多可以支持多达84个1 Gbps的差分通道，并且增加了源同步通道的动态相位对准电路，为高速数据的接受提供了有力的支持。

在示波器的高速数据采集系统中，需要对采集到的数据进行大量实时性的运算和处理，综合考虑市面上的各款处理器，选择ADI公司的DSP芯片Blackfin561作为嵌入式计算系统。Blackfin561主频最高可达750 MHz，其内核包含2个16位乘加器MAC(Multiplier and Accumulator)、2个40位累加器ALU、1个40位移位器、100KB的片内L1存储器以及128 KB的片内L2存储器SRAM，同时具有动态电源管理功能。此外，Blackfin处理器还包括丰富的外设接口，满足设计的需要。

本文设计的数字存储示波器的存储深度要求达到每通道8 MB，而FPGA芯片Stratix II EP2S60F1020C4的片内存储单元总共只有552 KB，所以，必须采用片外存储器作为采集RAM来存储量化后的波形数据，经过综合考虑，选用美国赛普拉斯公司的SRAM芯片CY7C1440AV33。

2 系统结构

本文设计的数据采集系统采用ADC+高速时钟电路+FPGA+SRAM+DSP的结构模式，其系统结构如图1所示。通道1、通道2均采用一片最高实时采样率为2 Gsps的AT84AD001作为模数转换器完成对模拟输入信号的量化，高频时钟电路用来产生整个数据采集系统所需要的工作时钟，FPGA用来完成采样数据的接收，并且实现FPGA与DSP的接口电路；SRAM作为数据采集系统的采集RAM，完成将量化后的波形数据缓存；DSP作为数据采集系统的主控机，完成对采集电路的控制和接收采集电路采集的数据，并对采样数据进行处理、分析和显示。

3 硬件设计

3．1 目标系统高速时钟电路的设计

通过LMX2531的标准的三线串行接口(CLK，DATA，LE)对其编程，以控制LMX2531能够输出期望的频率。时钟输出频率大小的计算公式为：

fout=N×(OSCin/R) (1)

其中，N=Ninteger+Nfractional(包括整数和小数两部分)，Ninteger的值即为Ⅳ分频器的值，Nfractional的值包括NUM和DEN两部分的值，R代表R分频器的值，OSCin为参考时钟输入值。R分频器的值可以由用户在1，2，4,8，16,32中任选一个，而且参考时钟输入OSCin和输出频率fout也是用户自己决定的。根据设计要求，确定各个寄存器的具体取值，将计算好的数据写入芯片内的11个24位控制寄存器，从而得到ADC需要的1 GHz的时钟。

3．2 AT84AD001工作模式的设置

AT84AD001的工作时序如图2所示。I，Q通道ADC都使用I通道输入模拟信号，I通道工作时钟频率为1 GHz，Q通道的工作时钟与I通道工作时钟同频反相，在这种模式下，通过两个实时采样率为1 Gsps的ADC按照交替方式并行采样，将得到的数据按照一定的输出格式拼合成2 Gsps的数据流。

3．3 FPGA内部逻辑模块介绍

FPGA内部逻辑模块主要包括：

1)时基电路模块：接收AT84AD001的输出数据同步锁存时钟作为FPGA内部的工作时钟，并且为数据采集系统提供时间基准尺度。

2)数据采集接口、存储接口模块：利用

FPGA的串行收发器SERDES(Serializer／Deserializer)和动态相位对准DPA(Dynamic Phase Alignment)电路接收LVDS格式、1 Gbps速率的差分数据流，并且对其降频，然后根据差分通道和ADC数据位的对应顺序以及接收器数据的输出格式，设计恢复电路，将64位的数据按采样点的格式恢复为8个采样点，最后在FPGA与片外存储器之间建立数据存储接口，将数据按照一定的速率和格式写入片外存储器。

3)采集控制模块：利用采集状态机，配合软件系统完成对整个采集过程进行管理，按照设定的预触发和后触发数据量完成成整个采集工程。

4)触发控制模块：用来实现信号特征点的捕捉及波形显示的同步。

5)计算系统接口模块：完成FPGA和DSP之间的通信。

其中，采集状态机作为采集控制模块的核心，负责整个数据采集过程的控制，具有举足轻重的地位。它是一个用VHDL语言编制的状态机，其状态转换如图3所示。图3中状态转换所涉及的采集状态说明如表1所示。

4 数据采集系统监控软件设计

为了便于测试整个硬件的工作，在DSP中编制了简单的监控程序，程序流程图如图4所示。首先，DSP调用时钟芯片和ADC的初始化程序，完成对高速时钟电路和采集电路的初始化，使其工作在目标系统所需要的工作模式下；然后发出采集开始命令，数据采集系统进入采集过程；延迟一段时间以后，查询采集结束标志；当得知采集过程结束时，便从RAM中读取波形数据，经过分析处理后送去显示。

5 调试结果

5．1 实时采样率的分析

均是10 MHz，150 mvVpp正弦波，在软件开发环境Visual DSP++中运行数据采集系统监控程序，得到通道1和通道2的采样数据，利用VDSP中的调试工具分别以通道1和通道2的采样数据作为数据源，经过通道校准，调整每一通道的模数转换器所包含的双通道ADC之间的偏移和模拟信号增益存在的差别。选取任意400个采样点以折线图的形式恢复出采样波形，如图5所示。

从采到的波形数据提取连续400个采样点恢复出波形，正好显示了两个信号周期，另外恢复出的波形的幅度与信源幅度相符合，可以得知通道1、通道2均实现了2 Gsps的实时采样率。

5．2 有效位数(ENOB)的分析

有效位数(ENOB)是衡量数据采集系统动态特性的一个最为重要的指标。计算公式为：ENOB=(SINAD－1．16 dB)／6．02 。 SINAD是信号幅度的均方根值与从直流到fs／2的带宽内所有其他频谱成分的均方根值的比值(包括谐波但不包括直流成分)。其计算公式为：

通道1、通道2的输入信号均是10 MHz，330 mVVpp的正弦波，在VDSP中运行数据采集系统监控程序，得到通道1和通道2的采样数据，从每个通道的采样数据中各取任意连续1 024个采样点作为测试数据，利用Matlab编程，计算其有效位数(ENOB)分别是：6．71(通道1)，6．77(通道2)。由以上计算结果得知该数据采集系统具有较高的量化分辨率。

6 结论

通过实验板硬件调试与软件仿真，设计了双通道同时工作，每通道最高实时采样率为2 Gsps，分辨力为8 bit，存储深度8 MB／CH的数字示波器数据采集系统，并且验证了实验板上的数据传输和数据存储均能满足2 Gsps数据采集系统的要求。